Регистрация работы генератора слова Word Generator логическим анализатором Logic Analyser.

Цель данного параграфа - научиться пользоваться 16-канальным устройством регистрации двоичных сигналов во времени Logic Analyser. Для этого была собрана в рабочем окне программы Multisim схема, показанная на рис. 20. Как и ранее в П.11.1, генератор слова Word Generator XWG1 настроен на выдачу по 4-м младшим каналам кодовой последовательности от 0h до 0Fh, которая подаётся на первые 4 входа (канала) логического анализатора Logic Analyser. Дополнительно, сигнал готовности Data Ready (клемма «R») заведён на 6 канал. На лицевой панели Logic Analyser номер канала N указывается обозначением Tem N, а имя временной диаграммы, изображённой на данном канале, синонимично имени электрической цепи, порядковый номер которой вводится программой автоматически при прокладке цепи. Впрочем, имя цепи можно переназначить, если необходимо подчеркнуть функциональную нагрузку цепи. Сейчас делать это мы не будем.

Рассмотрим внимательно временные диаграммы на экране анализатора Logic Analyser (рис. 21), а также панель настройки синхронизации Clock Setup (надо щёлкнуть по кнопке Set панели Clock - таймер). Анализатор Logic Analyser может работать в 2-х режимах синхронизации: внутренняя синхронизация (именно она сейчас установлена - кнопка Internal) и внешняя синхронизация (кнопка External).

Рис. 20. Схема изучения работы логического анализатора Logic Analyser

■ При внутренней синхронизации таймер Clock Rate в каждом цикле задаёт частоту выборки входных сигналов и отображает их на экране. Даже если входные значения изменятся - значения на экране сохраняться до следующего цикла. Это значит, что частота выборки должна намного превышать частоту изменения входного сигнала. В нашем случае частота выборки составляет 16 кГц (kHz), что в 16 раз больше частоты генерации кодовых комбинаций генератора слова 1 кГц (см. рис. 20). В ранних сериях Multisim это превышение должно было быть кратно 2ⁿ (n=1, 2, 3, 4 и т. д.), так как именно в этой пропорции изменялись значения параметра Clocks/ Div, определяющего временную цену одного деления развёртки диаграмм на экране.

Таким образом, при частоте выборки 16 кГц и значении Clocks/Div=16 деление во времени будет равно 1 мс (ms), что соответствует интервалу выдачи кодовых комбинаций генератором слова[2] при частоте в 1 кГц. Заметим, что параметром Clocks/ Div удобно изменять масштаб временной развёртки диаграмм на экране.

Кстати отношение “Post- trigger samples/ clock rate” –регулирует максимальную длительность процесса отображения кодовых последовательностей на экране (в секундах для частоты синхронизации в Гц, в миллисекундах для – кГц и т. д.).

Обратите также внимание на форму сигнала Data Ready, стробирующего выдачу кодовых комбинаций.

Визирные линейки (первая - голубая, вторая – жёлтая) позволяют получить точные отсчеты для временных интервалов Tl, T2 и Т2-Т1, а наличие линейки прокрутки по горизонтали позволяет анализировать процессы на большом временном интервале. Нажатие на кнопку Reset стирает информацию с экрана логического анализатора. Кнопка Reverse инвертирует цветное изображение экрана.

■ Качественное отображение временных диаграмм можно получить, используя внешний режим синхронизации Logic Analyser сигналом Data Ready (клемма «R»), который заводится на вход «С – clock)» анализатора (см. рис. 22).

Рис. 22. Логический анализатор Logic Analyser в режиме внешней синхронизации.

В этом случае частоту выборки Clock Rate целесообразно выбирать равной частоте работы генератора слова, а параметром Clocks/ Div изменять масштаб временной развёртки диаграмм.

Обратите внимание, что задержка в изображении временных диаграмм равная 150 мкс (μ), составляет время задержки положительного перепада сигнала Data Ready показанного на рис 21 (примерно 6,6% такта работы генератора Word Generator).

12. Пример 2. Функциональное моделирование комбинационной схемы

Битного сумматора .

       В данном параграфе будет рассмотрена последовательность действий по разработке комбинационной схемы 4-битного сумматора, включающей её логическое тестирование программой Multisim.

1. Синтез схемы сумматора в заданном логическом базисе.

2. Понятие об иерархическом проектировании электронных схем. Создание подсхем.

3. Ввод материалов синтеза схемы в рабочие окна программы Multisim:

а) ввод материала по синтезу схемы сумматора в окно Description Box Editor,

б) ввод схемы сумматора в рабочее окно Circuit программы Multisim с учётом использования шин и подсхем.

4. Функциональное моделирование (логическое тестирование) схемы

⇐ Предыдущая3456789101112Следующая ⇒

Поделиться: