|
Архитектура Аудит Военная наука Иностранные языки Медицина Металлургия Метрология Образование Политология Производство Психология Стандартизация Технологии |
|
|
Архитектура Аудит Военная наука Иностранные языки Медицина Металлургия Метрология Образование Политология Производство Психология Стандартизация Технологии |
Анализ алгоритма работы специализированного вычислителяСтр 1 из 8Следующая ⇒
АНАЛИЗ ИСХОДНЫХ ДАННЫХ Анализ алгоритма работы специализированного вычислителя
Основным требованием, которое должно соблюдаться при осуществлении сопряжения разрабатываемой системы регистрации входных сигналов и промежуточных результатов обработки сигналов со специализированным вычислителем, является обеспечение штатного функционирования специализированного вычислителя без существенного ухудшения его динамических характеристик (не более 3 %). В штатной работе специализированный вычислитель проводит измерения высоты и составляющих вектора путевой скорости с частотой 33 Гц. Цикл измерения разбит на два этапа: - излучение и обработка результатов высотомерного канала; - излучение и обработка результатов скоростного канала. На рисунке 1.1 приведена циклограмма функционирования специализированного вычислителя. Из рисунка 1.1 видно, что процесс подготовки пакета скоростного канала, его излучения распределен по трем циклам работы специализированного вычислителя, в то время как выдача массива в разрабатываемую систему осуществляется в каждом цикле. На циклограмме работы показаны моменты времени, в которые вычислитель готов передать блок информации, относящийся к данному измерению. Из этого следует, что цикл работы разрабатываемого блока от приема информации до момента готовности принять очередной блок данных должен быть меньше 30 мс. Такие исходные данные, как число импульсов в сеансе излучения, длительность излучения, период повторения импульсов, влияют на размер передаваемого блока информации. Передача информации из процессора 1879ВМ1 производится при помощи байтного скоростного интерфейса. Скорость передачи информации составляет до 20 Мб/с. Работа этого интерфейса замедляет процессор на (12, 5 – 15) %. Оптимальное время передачи информации составляет не более 5 мс, что приведет к снижению быстродействия системы на 2, 5 %.
Анализ конструкции
Разрабатываемая конструкция предназначена для сохранения в процессе натурных испытаний специализированного вычислителя информации. Блок должен быть совместим как механически, так и электрически с ячейкой специализированного вычислителя АЦП-079-03 и встраиваться в уже готовое изделие А-079, либо А-079-01. На рисунке 1.2 представлен эскиз ячейки специализированного вычислителя АЦП-079-03.
Рисунок 1.2 – Эскиз ячейки специализированного вычислителя АЦП-079-03
Ячейка АЦП-079-03 состоит из многослойной печатной платы размером 180´ 90 мм, шести фиксированных точек, через которые при помощи винтов осуществляется крепление ячейки, и двух сигнальных разъемов Х1 и Х2 – типа ESQT-130-02-G-Q-368 с направляющими ATS-30-Q. В таблицах 1.5 и 1.6 представлены контакты разъемов Х1, Х2 и соответствующие им сигналы.
Таблица 1.5 – Разъем Х1
Таблица 1.6 – Разъем Х2
Электрическое соединение разрабатываемой системы с платой АЦП-079-03 будет осуществляться при помощи этих разъемов (Х1, Х2). Входными сигналами системы регистрации данных являются: - шины питания (может использоваться вся номенклатура питающих напряжений); - последовательный байтный порт микропроцессора LINK (LN0 – LN12). Исходя из анализа цепей в соединителях Х1 и Х2 получаем, что все требуемые сигналы находятся на разъеме Х2, следовательно разъем Х1 будет использоваться только для дублирования цепей корпуса и в качестве механического соединителя. В таблице 1.6 приведены контакты разъема Х2 разрабатываемой ячейки и сигналы соответствующие им, которые предполагается использовать для связи с ячейкой АЦП-079-03.
Эскиз системы в составе специализированного вычислителя представлен на рисунке 1.3.
Рисунок 1.4 – Эскиз механического крепления системы в специализированном вычислителе.
Скоростная буферная память Это обычная статическая память объёмом до 0, 5 М со временем выборки до 25 нс и быстрее. Данный блок напрямую работает только с блоком обмена с буферной памятью (блок преобразования интерфейса). У неё имеется стандартный интерфейс: – шина адреса; – двунаправленная шина данных, и сигналы управления: – чтение(OE); – запись(WE); – выбор кристалла (CS). Микроконтроллер Микроконтроллер является основным управляющим узлом данной системы. Он осуществляет общее управление работой разрабатываемого блока и обеспечивает связь с ПК по средствам USB интерфейса. В данной системе микроконтроллер напрямую взаимодействует только с блоком обмена с микроконтроллером. Входные сигналы блока: - двунаправленная шина данных; - USB. Выходные сигналы блока: - шина адреса; - сигнал чтения; - сигнал записи; - двунаправленная шина данных; - USB.
Накопитель Накопитель представляет собой набор микросхем Flash памяти большого объема. Данный блок напрямую взаимодействует только с блоком обмена с накопителем. Входные сигналы блока: - сигнал выборки; - сигнал записи; - сигнал чтения; - шина адреса; - двунаправленная шина данных. Выходные сигналы блока: - сигнал «Свободен/Занят»; - двунаправленная шина данных. Дальнейшая проработка функциональных узлов блока возможна при выбранной элементной базе, которая позволит более детально определить режимы работы всей системы.
Выбор элементной базы Для реализации функциональной схемы проведем выбор элементной базы. На выбор элементов влияет множество факторов вот некоторые из них: – доступность технической информации о элементах; – доступность самих элементов в продаже в России; – возможность применения элемента при заданных внешних условиях; – масса – габаритные характеристики элементов; – электрические параметры и характеристики. Сложность узлов, описанных в функциональной схеме, заставляет переходить на элементы высокой степени интеграции, применять импортную элементную базу. Ниже представлены элементы и их характеристики, на которых остановился наш предварительный выбор. Основным вычислителем и управляющим звеном блока является микроконтроллер. Так же необходимо чтобы он совмещал в себе функции контроллера USB интерфейса, необходимый для взаимодействия с персональным компьютером. На сегодняшний день существует целый ряд микроконтроллеров разных фирм производителей, которые удовлетворяют этим условиям. Один из наиболее известных производителей микроконтроллеров – ATMEL и микроконтроллеры серии АТ89. Это недорогие микроконтроллеры с известным ядром 8051. Реализация схемы требует минимум дополнительной привязки. Немаловажно и наличие бесплатного ассемблера, компилятора языка С, программатора и драйверов для Windows/Linux. Удобная возможность программирования процессора не по SPI, а «напрямую» по USB каналу. В данной серии есть несколько микроконтроллеров с интерфейсом USB, остановимся на АТ89С5131. В состав данного микроконтроллера входят: – 32 Кбайт встроенной флэш-памяти с внутрисхемным программированием через USB или UART интерфейсы; – 4 Кбайт EEPROM для загрузочного сектора (3 Кбайт) и данных (1 Кбайт); – 1 Кбайт встроенного расширенного ОЗУ; – USB 1.1 и USB 2.0 FS модуль с прерыванием на завершение передачи. Микроконтроллер AT89C5131 содержит специальный аппаратный модуль, который позволяет ему обеспечить обмен данными по USB интерфейсу. Структурная схема USB модуля микроконтроллера АТ89С5131 приведена на рисунке 2.2. Для работы данного модуля необходимы опорные синхроимпульсы с частотой 48 МГц, которые вырабатываются контроллером синхронизации. Эти синхроимпульсы используются для формирования 12 МГц тактовых импульсов из принятого дифференциального потока данных на высокой скорости, соответствующей требованиям к USB устройствам.
Рисунок 2.2 – Структурная схема USB модуля микроконтроллера АТ89С5131
Микросхема RTC4543 является микросхемой часов реального времени. Данная микросхема имеет способность сохранять данные в очень широком диапазоне напряжений, кроме того, в неактивном режиме имеет крайне малое энергопотребление, что позволяет применять для поддержания их работоспособности батареи малых габаритов. Микросхема часов обладает следующими характеристиками: – точность работы часов (макс.) – 1 мин/мес. при температуре 25 °С; – температурный рабочий диапазон – от минус 40 до +85 °С; – время доступа к данным памяти – от 70 нс; – напряжение питания – от 2, 5 до 5, 5 В; – коррекция хода календаря на 100 лет; – автоматическая коррекция високосного года. В качестве скоростной буферной памяти будет использована микросхема IDT71V424S15YI, которая представляет собой высокоскоростное статическое ОЗУ организованное 512 к × 8 бит. Она произведена по фирменной высокопроизводительной и очень надежной технологии фирмы Integrated Device Technology (IDT). В неактивном режиме имеет низкое энергопотребление. Основные характеристики микросхемы: – минимальная длительность сигнала записи – 15 нс; – время выборки адреса – не более 12 нс; – напряжение питания 3, 3 В; – время перехода в активный/неактивный режим – 6 нс; – температурный диапазон хранения данных – от минус 55 до +125 °С. Цифровая часть системы выполнена на базе ПЛИС. Это удобная в освоении и применении элементная база, альтернативы которой в данном случае не существует. Последние годы характеризуются резким ростом плотности упаковки элементов на кристалле и резким падением цен на ПЛИС, что позволило широко применять ПЛИС в системах обработки сигналов. Высокое быстродействие и упаковка на кристалле достаточного объёма памяти однозначно определили выбор ПЛИС. В разработанной системе применена микросхема ПЛИС EPF10K30AQI240-3 фирмы Altera Corporation семейства FLEX 10KA. Такой выбор обусловлен тем, что семейство FLEX10KA является наиболее доступным. Только это семейство имеет градацию скорости 3, которая удовлетворяет необходимым требованиям. Выбранная ПЛИС имеет 6 встроенных блоков памяти емкостью 2048 бит, корпус TQFP-240 коммерческого исполнения. Напряжение питания микросхемы EPF10K30AQI240-3 составляет +3, 3 В. Данная микросхема обеспечивает достаточное быстродействие и обладают необходимым для системы регистрации данных объемом встроенных блоков памяти ЕАВ. Микросхемы EPF10K30AQI240-3 поддерживает программирование и реконфигурирование в системе, это означает, что программирование проходит в составе системы без использования программатора на смонтированной плате, причем программирование ПЛИС или конфигурационного ПЗУ может производиться многократно. Программирование производится по стандартному JTAG интерфейсу (используется стандарт IEEE Std. 1149.1-1990). Для программирования и загрузки конфигурации ПЛИС используется кабель ByteBlasterMV. Так как выбранная микросхема ПЛИС выполнена по технологии SRAM, требующей загрузки конфигурации при включении питания, в системе необходимо использовать конфигурационное ПЗУ. В качестве конфигурационного ПЗУ была выбрана микросхема EPC2TI32, которая, так же как и ПЛИС, поддерживает программирование в системе по стандарту JTAG. Основной накопитель выполнен на базе микросхемы ФЛЭШ K9K49G08U0M емкостью 4 Гбит с резервом емкостью 128 Мбит организованы как 512 М × 8 бит. Технология И-НЕ обеспечивает наилучшее соотношение «цена-качество» на рынке полупроводниковых запоминающих устройств. Операция записи страницы объемом 2112 байт может быть выполнена за 200 мкс. Операция стирания блока объемом 128 Кбайт может быть выполнена за 2 мс. Данные со страницы данных могут быть прочитаны циклами по 30 нс на байт. Выводы I/O служат как двунаправленный порт для ввода команд, адреса и ввода/вывода данных. Внутренний контроллер записи автоматизирует все функции записи и стирания, включая частоту повторения импульсов там, где это необходимо, а также внутреннюю верификацию и ограничение данных. Даже интенсивно записывающие системы могут воспользоваться преимуществами расширенной достоверности 100 Kциклов записи/стирания K9K4G08U0M, обеспечивая ЕСС (код исправления ошибок) по алгоритму отображения в реальном времени. Микросхемы K9K4G08U0M являются оптимальным решением для применения в разрабатываемой системе регистрации данных в качестве твердотельного накопителя большого объема памяти. Микросхема K9K4G08U0M – это память объемом 4224 Мбит, организованная как 262144 строки (страницы) по 2112× 8 столбцов. Запасные 64 столбца находятся по адресам начатая с 2048 по 2111. 2112-ти байтовый регистр данных и 2112-ти байтовый кэш-регистр последовательно соединен с остальными. Эти последовательно соединенные регистры соединены с массивом ячеек памяти, для согласования передачи данных между I/O буферами и ячейками памяти при операции чтения или записи страницы. Массив памяти складывается из 32-х ячеек, последовательно соединенных для формирования И-НЕ структуры. Каждая из 32 ячеек находятся на различных страницах. Блок состоит из 2 строк с И-НЕ структурой. И-НЕ структура состоит из 32 ячеек. Всего в блоке 1081344 И-НЕ ячеек. Операции чтения и записи выполняются постранично, тогда, как операция стирания выполняется поблочно. Массив памяти состоит из 4096 отдельно стираемых блоков объемом 128 Кбайт. Структура микросхемы K9K4G08U0M приведена на рисунке 2.3.
Рисунок 2.3 – Структура микросхемы K9K4G08U0M
Адрес K9K4G08U0M мультиплексирован на 8 выводов (таблица 2.1). Такая схема существенно уменьшает число выводов и допускает дальнейшее повышение плотности с сохранением согласованности на системной плате. Команды, адрес и данные записываются через входы/выходы переводом WE в низкий уровень при низком уровне на входе СЕ. Данные сохраняются по фронту сигнала WE. Сигналы разрешение записи команды (CLE) и разрешение записи команды адреса (ALE) используются для мультиплексирования команд и адреса соответственно из приходящих на входы/выходы данных. Некоторые команды требуют одного шинного цикла, например, команда сброса, команда чтения состояния и т.д. Для других команд, таких как чтение страницы, стирание блока и запись страницы, необходимо 2 цикла: один на установку и другой – на исполнение команды. 512 Мбайт физического объема требуют 30-разрядного адреса, таким образом, необходимо 5 циклов записи адреса: 2 цикла для адресации по столбцам (Column) и 3 цикла для адресации по строкам (Row).
Таблица 2.1 – Адресация микросхемы K9K4G08U0M
Для операции чтения и записи страницы так же необходимы 5 циклов записи адреса, следующие за нужной командой. Однако для операции стирания блока требуется всего 3 цикла записи адреса (адрес страницы). Операции с устройством выбираются записью специальных команд в командный регистр (таблица 2.2).
Таблица 2.2 – Список команд микросхемы K9K4G08U0M
* Произвольный ввод/вывод данных возможен в пределах 1 страницы. Ускорить запись данных можно при помощи кэш-регистра объемом 2112 байт. Запись в кэш-регистр может быть произведена во время перезаписи данных из регистра данных в ячейки памяти (во время программирования). После окончания программирования, при наличии данных в кэш регистре, внутренний контроллер микросхемы перепишет данные из кэш-регистра в регистр данных и начнет запись новой страницы. Устройство реализует функцию автоматического чтения при включении питания, которая обеспечивает последовательный доступ к данным первой страницы после включения питания без ввода команды и адреса. В дополнение к расширенной архитектуре и интерфейсу устройство включает функцию резервного копирования данных с одной страницы на другую без использования внешней буферной памяти. Т.к. трудоемкие циклы последовательного доступа и ввода данных исключены, то производительность системы для применения в полупроводниковых дисках значительно улучшена. Устройство может содержать недопустимые блоки при первом использовании. Во время использования микросхемы количество недопустимых блоков может возрасти. Недопустимые блоки – это блоки, которые содержат 1 или более изначально неработоспособных битов, надежность которых не гарантируется компанией Samsung. Устройства с недопустимыми блоками имеют тот же уровень качества и те же динамические и статические характеристики, как и устройства без таких блоков. Недопустимые блоки не влияют на работу нормальных блоков, потому что они изолированы от разрядной шины и общей шины питания транзистором выбора. Система спроектирована таким образом, что у недопустимых блоков блокируются адреса. Соответственно, к некорректным битам попросту нет доступа. Первый блок, помещаемый в 00-й адрес, должен использоваться для хранения загрузочной информации. SAMSUNG уверяет, что он будет гарантированно допустимым, не требующим исправления ошибок в течение 1 Кциклов записи/чтения. Изначально содержимое всех ячеек микросхемы стерто (FFh), за исключением ячеек, где хранится информация о недопустимых блоках, записанная до этого. Допустимость блока определяется 1-ым байтом запасного пространства. Samsung уверяет, что 1 или 2 страница каждого недопустимого блока по адресу столбца 2048 содержит данные, отличающиеся от FFh. Так как информация о недопустимых блоках является стираемой, то в большинстве случаев стирания ее невозможно восстановить. Поэтому, в системе должен быть заложен алгоритм, способный создать таблицу недопустимых блоков, защищённую от стирания и основанную на первоначальной информации о бракованных блоках. Любое намеренное стирание информации о недопустимых блоках запрещено. Следовательно есть вероятность выхода из строя блоков микросхемы во время эксплуатации системы, что может привести к потере информации. Для повышения надежности хранения информации следует увеличить объем основного накопитель в два раза до 8 Гб.
При реализации функциональных блоков в ПЛИС процесс разработки ПЭС сводится к выделению необходимых внешних линий связи и формирования цепей загрузки ПЛИС. В таблице 3.1 приведены внешние связи, сгруппированные по функциональному признаку, которые будут подключены к пользовательским выводам ПЛИС.
Таблица 3.1 – Перечень необходимых пользовательских контактов микросхемы ПЛИС
Для обеспечения конфигурирования ПЛИС совместим две стандартные схемы конфигурирования, рекомендованные фирмой производителем (ALTERA). Первая схема конфигурации (JTAG-цепочка) позволяет независимо загружать прошивку в конфигурационную микросхему и ПЛИС. Она используется на этапе настройки, проверки и конфигурирования загрузочной памяти. Вторая цепочка (режим пассивной последовательной конфигурации) используется в штатной работе ячейки. При включении питания при ее помощи информация из конфигурационной микросхемы переписывается в ПЛИС. Элементы D1, D2 образуют JTAG-цепочку, организованную для загрузки элементов в системе. Кроме того JTAG, являясь стандартом периферийного сканирования, позволяет осуществлять проверку (верификацию) загруженной конфигурации ПЛИС и конфигурационного ПЗУ. Схема включения данных элементов подчиняется схеме функционирования JTAG-цепочки /3/ (рисунок 3.1).
Рисунок 3.1 – Схема функционирования JTAG-цепочки
Все резисторы схемы функционирования JTAG-цепочки выбраны номиналом 1 кОм, согласно рекомендации фирмы ALTERA. На рисунке 3.2 представлена схема для пассивной последовательной конфигурации.
Рисунок 3.2 – Схема для пассивной последовательной конфигурации
Все резисторы схемы для пассивной последовательной конфигурации (рисунок 3.2) выбраны номиналом 1 кОм, согласно рекомендации фирмы ALTERA. Характеристики выводов конфигурирования приведены в таблице 3.2.
Таблица 3.2 – Перечень характеристик выводов конфигурирования микросхемы ПЛИС
Исходные данные на проектирование разрабатываемой системы
При разработке конструкции необходимо применить многослойный стеклотекстолит. Габаритные размеры, места креплений, расположение разъёмов ESQT аналогично ячейке АЦП-079-03. Контакты всех разъёмов не должны измениться. Фильтрующие конденсаторы располагать вблизи выводов микросхем потребителей. В схеме применена программируемая логическая матрица фирмы ALTERA. Выводы элемента IDT71V424S пригодные для перестановки приведены в таблице 3.3. Выводы разделены на две независимые группы. Данная перестановка применима только для этого проекта.
Таблица 3.3 – Выводы элемента IDT71V424S
Данная система регистрации данных должна обеспечивать 2 варианта подключения: – первый вариант в составе ИВК-079-03; – второй вариант в составе независимого блока БСИ совместно с ячейкой БСИ-2. Разъёмы Х3, Х4 расположить на краю ячейки. Расположение элементов необходимо согласовать с отделом 210.
ЭКОНОМИЧЕСКИЕ РАСЧЕТЫ
В данной части проекта произведем экономический расчет себестоимости встраиваемой системы регистрации входных сигналов и промежуточных результатов обработки сигналов для специализированного вычислителя. Данная система представляет собой новый, сложный прибор с большими функциональными возможностями. |
|||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
Последнее изменение этой страницы: 2019-10-03; Просмотров: 161; Нарушение авторского права страницы
Так как разрабатываемая ячейка будет использоваться в составе специализированного вычислителя необходимо обеспечить дополнительное механическое крепление. Следовательно нужно обеспечить совместимость системы регистрации данных и ячейки АЦП-079-03 по местам механического крепления. Для осуществления механического крепления ячеек в составе изделия необходимо использовать крепеж (болты, домкраты) большей длинны.
