Преобразователь кода Грея в двоичный код и обратно

Как указано в подразд. 1.3.5, значение каждого последующего разряда двоичного числа находится путем сложения по модулю 2 этого же разряда в коде Грея с предыдущим (1.8), т.е.

 

,

 

а для определения i–го разряда в коде Грея необходимо сложить по модулю 2 значение преобразуемого разряда двоичного кода со значением предыдущего разряда этого же кода (1.9), т.е.

 

.

 

Оба эти выражения определяют алгоритмы преобразования кода Грея в двоичный код и обратно.

На рис. 3.18 показана функциональная схема преобразователя четырех разрядного кода Грея в четырех разрядный двоичный код, а на рис. 3.19 схема обратного преобразования. Соответствие кода Грея двоичному и наоборот показано в табл. 3.11.

Таблица 3.11

 

Соответствие четырехразрядного кода Грея двоичному коду 8–4–2–1

 

Выход Вход

a1

Двоичный код

a2

a3

a4

b1

Код Грея

b2

b3

b4

Десятичный код

 

Преобразование последовательного кода Грея в двоичный можно осуществить с помощью преобразователя, схема которого приведена на рис. 3.20. Кодовые комбинации на вход триггера DD1 поступают начиная со старшего разряда. Триггер осуществляет операцию суммирования по модулю 2. Принцип работы наглядно поясняется временными диаграммами, приведенными на
рис. 3.21.

 

 

3.8. Технические средства кодирования и декодирования
эффективных кодов

 

Из материала подразд. 1.4.3 следует, что в общем случае кодер источника должен содержать следующие блоки:

1) устройство декорреляции, ставящее в соответствие исходной последовательности знаков другую последовательность знаков;

2) буферное устройство, выравнивающее плотность символов перед их поступлением в линию связи.

Декодер источника соответственно должен содержать:

1) устройство преобразования последовательности кодовых комбинаций в последовательность знаков;

2) буферное устройство, выравнивающее интервалы между знаками;

3) устройство рекорреляции, осуществляющее операцию, обратную декорреляции.

Рассмотрим кодер и декодер применительно к коду Хаффмана, приведенному в табл. 1.6.

Схема кодера источника приведена на рис. 3.22. В ней можно выделить основной шифратор на элементах DD10…DD13 с регистром DD16, и вспомогательную схему управления считыванием информации, содержащую шифратор на элементах DD14, DD15с регистром DD17. Основной шифратор обеспечивает запись в регистр DD16 кодовой комбинации, соответствующей сообщению x_i (см. табл. 1.6). Вспомогательный шифратор обеспечивает запись единицы в такую ячейку регистра DD17, чтобы длина кодовой комбинации в линии связи соответствовала сообщению x_i. Пусть необходимо закодировать сообщение Х8. При подаче с устройства управления (УУ) логической единицы открывается схема И DD8, остальные схемы И будут закрыты, так как на других выходах источника информации сообщения будут отсутствовать. В результате на выходах микросхем DD10, DD11 и DD12 появятся единицы, которые поступят на входы D1, D2 и D3 регистра DD16, а на входы D4 и D0соответственно с DD13 и шины 8 поступят 0 и 1. Сигналом 1 с выхода УУ кодовое сообщение на входах D0…D4будет записано в регистр DD16. Таким образом, в регистр будет записана кодовая комбинация 01111, что соответствует кодовой комбинации сообщения Х8 табл. 1.6. Кроме того, в ячейку D0, пятую с конца регистра DD17 с выхода схемы ИЛИ DD14, будет записана 1, что соответствует длине (m_i = 5) кодовой комбинации, записанной в DD16. После этого тактовыми импульсами с генератора DD19 кодовая комбинация считывается с DD16 на выход, и одновременно 1, записанная в ячейки D0 импульсами с элемента задержки DD20, продвигается по регистру DD17. На пятом такте она появляется на выходе, открывает УУ, которое подает управляющий сигнал на входы схем И DD1…DD9, что свидетельствует о том, что преобразование сообщения Х8 закончено и соответствующая ему кодовая комбинация передана в линию связи, и схема готова к кодированию следующего сообщения.

 

 

На рис. 3.23 приведена схема декодирующего устройства. Символы декодируемой кодовой комбинации, поступающие на вход D регистра DD1, продвигаются по нему импульсами тактового генератора DD2. Так как некоторые из поступающих кодовых комбинаций начинаются с одного или нескольких нулей, то непосредственно по содержанию регистра невозможно определить начало этих комбинаций, а следовательно, и правильно их декодировать. Для однозначного определения начала каждой кодовой комбинации число ячеек регистра берут на единицу больше числа символов в самой длинной комбинации используемого эффективного кода. В дополнительной первой ячейке регистра DD1 перед поступлением в него очередной декодируемой комбинации всегда записывают единицу (вход S1). Продвигаясь по регистру, она сигнализирует о начале кодовой комбинации, а следовательно, и о ее длине. Дешифратор на элементах И DD4…DD12 построен в соответствии с комбинациями используемого кода, в котором со стороны старшего разряда приписана лишняя единица. Например, для декодирования рассматриваемой комбинации 01111 на вход DD11 должна будет поступить кодовая комбинация 101111. При поступлении в регистр последнего символа декодируемой первой комбинации (напоминаем, что код Хаффмана является префиксным) появляется 1 на выходе одной из схем И DD4…DD12, что соответствует приему сообщения X _i . Через схему ИЛИ DD14этот импульс дает на запись сообщения в соответствующую ячейку регистра DD13, и через элемент задержки DD3 все ячейки регистра DD1 устанавливаются в исходное положение (в первой ячейке 1, в остальных 0). Далее поступает следующая кодовая комбинация, и процесс декодирования повторяется

 

Схемы равнозначности кодов

 

Пусть заданы две совокупности переменных: X = (x_n , …, x_p , …, x₁) и
Y = (y_n, …, y_p , …, y₁). Тогда комбинационная схема, реализующая функцию F(X, Y) = (x_n , …, x₁, y_n , …, y₁), которая равна 1 только при x_p=y_p для всех p=1, …, n, называется схемой равнозначности кодов. Разряды x_p и y_p равны только в том случае, если x_p = 1. Поэтому функция

 

, (3.3)

 

или

, (3.4)

 

принимает значение, равное 1, только при попарном равенстве всех одноименных разрядов кодов.

На рис. 3.24 и 3.25 показаны две схемы, реализующие функцию F(X, Y), которые построены для n = 4 на основании полученных выражений (3.3) и (3.4) соответственно.

 

 

Схема равнозначности упрощается при использовании сумматоров по модулю 2 с открытым коллектором (рис. 3.26). В качестве сумматоров по модулю 2 используется “исключающее ИЛИ” на два входа.

 

3.10. Преобразователь параллельного кода
в последовательный и обратно

 

Универсальным преобразователем является регистр сдвига. Принцип работы рассмотрим на базе четырехразрядного регистра сдвига К155ИР1 (рис. 3.27). Каждый разряд образован синхронным RS–триггером, включенным по схеме D–триггера с прямым динамическим входом синхронизации. Он имеет четыре параллельных входа данных D0…D3 (выводы 2..5) и один последовательный вход данных S1(вывод 1), а также четыре выхода Q0…Q3 (выводы 13…10) от каждого из триггеров. Регистр имеет два тактовых входа и , управляемых отрицательным перепадом (спадом) тактового импульса, и вход разрешения параллельной загрузки , который служит для выбора режима работы регистра.

Если на вход подано напряжение высокого уровня, то разрешается работа тактовому входу . В момент прихода на вход отрицательного перепада импульса в регистр загружаются данные от параллельных входов D0…D3.

Если на вход подать напряжение низкого уровня, то разрешается работа тактовому входу . С приходом отрицательного перепада тактового импульса на вход данные последовательно сдвигаются от входа S1 на выход Q0, затем на Q1, Q2, Q3 (т.е. вправо). Сдвиг данных по регистру влево будет происходить в том случае, если соединить выход Q3 и вход D2, Q2 и D1, Q1 и D0.

Такой регистр можно использовать в качестве элемента буферной памяти арифметических устройств, элемента задержки, преобразователя последовательных кодов в параллельные, наоборот, делителя частоты, распределителя импульсов и других устройств.

преобразователь параллельного кода в последовательный практически на любое число выходов можно реализовать на мультиплексорах. Рассмотрим восьмиканальный преобразователь параллельного кода в последовательный на ИМС К155КП7 (рис. 3.28). Данный мультиплексор представляет собой восьми–позиционный переключатель, имеющий три адресных входа S0…S2 с высоким активным уровенем, один стробирующий вход и восемь информационных входов X1…X8.

Данные мультиплексоры позволяют коммутировать сообщения от восьми информационных входов на общую выходную линию. Логическое уравнение имеет вид

 

 

 

На адресные входы управляющие сигналы поступают от двоичного счетчика DD2. В зависимости от кода на входах S0…S2 к выходу Y подключается соответствующий вход x_i (табл. 3.12). При передаче кодовых сообщений в линию связи без разделительных пауз на вход постоянно подается 0, а передача с пассивными паузами осуществляется путем подачи на вход тактовых импульсов (как показано на рис. 3.28). Для обслуживания устройств с большим числом выходов производится параллельное подключение мультиплексоров.

 

C

DD2

CT2

G

DD1

Y

Y

S0

S1

S2

_

E

MS

DD3

X1

X2

X3

X4

X5

X6

X7

X8

Входы

E

Y

Y

S2

S1

S0

Выбор

x

x

x

x1

x1

x2

x2

x3

x3

x4

x4

x5

x5

x6

x6

x7

x7

x8

x8

Состояния мультиплексора КП7

Таблица 3.12

Рис. 3.28. Преобразователь параллельного кода в последовательный

На рис. 3.29 показана схема преобразователя на 16 входов, а на рис. 3.30 – на 64 входа.

На входы S₀, S₁, S₂поступает код, выбирающий тот или иной вход из восьми возможных в каждом коммутаторе, т.е. выбирающий сразу два одинаковых входа (рис. 3.29) или восемь входов (рис. 3.30). На какой коммутатор –DD1, DD2 (см. рис. 3.29) или DD2…DD9 (см. рис. 3.30) поступает адрес от двоичного счетчика, зависит от сигнала на входе стробирования . Для преобразователя на 64 выхода сигнал стробирования формируется дешифратором DD1 (рис. 3.30) при подаче на его вход кода с весами разрядов 8–16–32.

 

4. Технические средства кодирования
и декодирования корректирующих кодов

⇐ Предыдущая123456Следующая ⇒

Поделиться: