АРХИТЕКТУРА УСТРОЙСТВ ПАМЯТИ

Структура ЗУ

На рисунке 2.1 приведены основные сигналы управления типовым блоком памяти.

Рисунок 2.1-типовой блок памяти

Где: A – адресная шина, DI – шина входных данных, DO – шина выходных данных, RW – сигнал операции чтения (1) или записи (0), CS – (от англ. Chip Select) разрешение на работу данной схемы, или CE (от англ. Chip Enable). Обычно для ЗУ характерна определенная последовательность сигналов. Прежде всего подается адрес (A), чтобы последующие операции не коснулись какой либо другой ячейки, кроме выбранной. Затем разрешается работа микросхемы (CS) и подается строб чтения / записи (RW). Получив эти сигналы, ЗУ готовит данные для записи (DI) или чтения (DO). Функциональное быстродействие ЗУ характеризуется временем доступа.
За время доступа принимается интервал от появления управляющего сигнала на входе до появления информационного сигнала на выходе.
При задании сигналов важна не только их последовательность и длительность, но и взаимное положение сигналов друг относительно друга: время предустановки (время между фронтами двух сигналов), время удержания (время между началом одного сигнала и окончания второго), время сохранения (время между окончаниями обеих сигналов).
На рисунке 2.2 показана диаграмма, характеризующая основные циклы считывания и записи информации. Сплошная область на нижней линейке отмечает период, во время которого происходит непосредственный доступ к данным.

Рисунок 2.2 диаграмма цикла считывания данных

Функциональные возможности информационного блока характеризуются его максимально возможным объемом хранимой информации, выраженной в байтах (битах или словах ). Обычно считают, что бит хранится запоминающим элементом а слово запоминающей ячейкой. Запоминающая ячейка состоит из элементов, к которым возможно одновременное обращение, т.е. емкость запоминающей ячейки (длина слова) определяется разрядностью адресной шины.

Структура ЗУ

На рисунке 2.3 показана схема организации накопителя в матричной памяти (нижний уровень).

Рисунок 2.3 – схема организации накопителя в матричной памяти

Для схемы, характеризующей рассматриваемую структуру данных, число сигналов, необходимых для выборки слов равно N. При этом информационная емкость накопителя будет равна

V=N*L

Где: N- число слов

L- длина слова.
Следует отметить, что число сигналов выборки слов и соответственно линий весьма велико. Для их уменьшения используются декодеры рисунки 2.4.

 

Рисунок 2.4

 

Использование декодера позволяет сократить число сигналов выборки до величины K= log 2 N. При этом уменьшается общая длина линий. Показанные на рисунке 2.5 усилители (драйвера) обеспечивают амплитуду импульсов от минимального до максимального значений. При проектировании матрицы одна из подлежащих решению проблем заключается в выборе правильного отношения числа строк к числу столбцов ( Aspect Ratio ), т.е. правильной размерности матрицы.

 

Рисунок 2.5

Блочное построение ЗУ

С технологической точки зрения целесообразно большие накопители информации структурировать в виде отдельных блоков рисунок 2.6.

Рисунок 2.6- структура блочной ЗУ

Блочная организация позволяет уменьшить общую длину соединительных дорожек. Поскольку адресуется только один блок это позволяет так же сократить энергетические затраты. При правильной организации блочной структуры памяти и её адресации уменьшается время доступа к данным.
Как видно из рисунка 2.6 в дополнение к рассмотренным ранее линиям доступа к запоминающим ячейкам добавляются линии адресации блоков. Организация адресации блоков зависит от числа блоков, входящих в память и её назначения. В принципе адресация блоков может быть организована, так же как и адресация запоминающих ячеек, но на более высоком иерархическом уровне.

АППАРАТНАЯ РЕАЛИЗАЦИЯ МАТРИЧНОЙ ПАМЯТИ

MOS NOR ROM

На рисунке3.1 показана реализация накопителя MOS NOR ROM памяти, предназначенной только для считывания. На рисунке 3.1 дана электрическая схема, на рисунке 3.2 показана топология соответствующей области чипа. Линии WL служат для выборки слов, они адресуются с помощью декодера. Линии BL для считывания записанных данных, которые через усилители поступают на шину данных. Усилитель сигнала в линии данных повышает надежность считывания. Как видно из рисунков, каждая из ячеек содержит один MOS транзистор.

 

Рисунок 3.1-электрическая схема MOS NOR ROM памяти

Рисунок 3.2 -Топология ячейки памяти

Запись информации осуществляется путем изменения порогового напряжения транзистора. Программирование матрицы осуществляется производителем микросхем, как правило, на заключительном технологическом этапе. Для программирования матрицы используется только один слой. Выключение транзисторов осуществляется путем имплантации примеси, повышающей пороговое напряжение.

Элемент памяти ROM

На рисунке 3.3 показана электрическая схема элемента памяти ROM, которая может быть использована для расчета быстродействия.

 

 

Далее приведен пример соответствующего расчета парметров ячейки. Вначале рассчитаем параметры линии выборки слов LW: сопротивления R (с учетом удельного сопротивления квадрата), ёмкости адресной линии Сwa, емкости затвора Cg (при заданных типовых параметрах):
Rw=7/2*10 Ом =35 Ом
Сwf=(7λ *2λ )(0.6)²*0.08+2λ (7λ *0.6)*0.043=0.65 fF
Cg=(4λ *2λ )(0.6)²1.76=5.1 fF

Рассчитаем паразитные параметры битовой линии.
Rb=(8.5/4)*0.07 Ом=0.15 Ом (пренебрежимо мало).
Cwb=(8.5λ *4λ )(0.6)²0.031+2(8.5*0.6)*0.044=).83 fF (емкость битовой линии)
Cdr=((3λ *4λ )(0.6)²0.3+2*3λ *0.6*0.8)*0.375+4λ *0.6*0.43 = 2.6 fF (емкость стока).

Рассчитаем задержку по адресной линии tw (англ word) для матрицы M=(512)²
tw=0.38(rw*Cw)M²=0.38(35 Ом*(0.65+5.1) fF)512²=20 нс

Ниже (слева) приведён пример расчета битовой линии. Справа приведены четыре различных способа борьбы с этой задержкой.

NAND ROM

На рисунке 3.4 показана реализация накопителя MOS NAND ROM памяти. На рисунке 3.5 дана электрическая схема, на правом рисунке показана топология соответствующей области чипа. Линии WL служат для выборки слов, линии BL для считывания записанных данных. Все линии WL находятся под высоким потенциалом, за исключением той линии, которая выбрана. В каждой из линий данных стоит усилитель сигнала, повышающий надежность считывания. Как видно из рисунка каждая из ячеек содержит один MOS транзистор. Использование этой схемы позволяет значительно сократить размеры запоминающего элемента за счет некоторого ухудшения его функциональных характеристик.

рисунок 3.4-электрическая схема MOS NAND ROM памяти

 

Рисунок 3.5 –топология MOS NAND ROM памяти

 

Расчет NAND ячейки

На нижнем рисунке показана схема замещения MOS NAND элемента памяти памяти. Справа приведен пример расчета паразитной емкости для WL.

⇐ Предыдущая1234Следующая ⇒

Поделиться: