Исследование комбинационных элементов и составление логических схем на их базе

Содержание

Лабораторная работа № 1 Исследование комбинационных элементов и составление логических схем на их базе
Лабораторная работа № 2 Исследование комбинационных сумматоров
Лабораторная работа № 3 Исследование принципов работы различных типов триггеров
Лабораторная работа № 4 Исследование регистров
Лабораторная работа № 5 Исследование счетчиков
Лабораторная работа № 6 Проектирование дешифраторов и шифраторов

 

Лабораторная работа № 1

Исследование комбинационных элементов и составление логических схем на их базе

Цель работы. Ознакомление с видами комбинационных элементов. Построить комбинационные элементы, осуществляющие логические схемы по заданной функции, их исследование.

 

Теоретическое часть

Все устройства ЭВМ состоят из элементарных логических схем. Работа этих схем основана на законах и правилах алгебры логики, которая оперирует двумя понятиями: истинности и ложности высказывания. В соответствии с такой двоичной природой высказываний условились называть их логическими двоичными переменными и обозначать 1 в случае истинности и 0 в случае ложности.

Высказывания могут быть простыми и сложными: простые содержат одно законченное утверждение, сложные образуются из двух или большего числа простых высказываний, связанных между собой некоторыми логическими связями. Формализация и преобразование связей между логическими переменными осуществляется в соответствии с правилами алгебры логики называемой алгеброй Буля.

Две логические переменные А и В, принимающие значение 0 или 1, могут образовывать логические функции. В алгебре логики любые функции удобно изображать в виде таблицы соответствия всех возможный комбинаций входных логических переменных и выходной логической функции, называемой таблицей истинности.

При проектировании схем в Electronics Workbench использовались элементы панели компонентов Logic Gates: Or, Nor, And, Nand, Xor, Xnor, Inverters, на необходимое число входов. Для имитации работы спроектированной схемы входы подключаются к генератору тактовых импульсов. Он выбирается из панели компонентов Instruments и называется Word Generator. Генератор имеет 16 выходов.

 

Генератор слова (Word Generator)

Генератор (его называют ещё кодовым генератором) предназначен для генерации 16-ти 8-разрядных двоичных слов, которые набираются пользователем на экране, расположенном в левой чисти лицевой панели. Для набора двоичных комбинаций необходимо щелкнуть мышью на соответствующем разряде и затем ввести с клавиатуры 0 или 1. Дальнейшие перемещения по полю экрана удобнее проводить не с помощью мыши, а клавишами управления курсором. Содержимое экрана можно стереть, загрузить новое значение или записать в файл соответственно кнопками . При записи необходимо нажать кнопку SAVE и в диалоговом окне указать имя файла (по умолчанию предлагается имя схемного файла). В полученном таким образом текстовом файле с расширением.dp будет записано в виде таблицы содержимое экрана с указанием номеров строк (слов). При необходимости его можно отредактировать и загрузить снова нажатием кнопки LOAD.

Сформированные слова выдаются на восемь расположенных в нижней части прибора выходных клемм-индикаторов:

· с индикацией выходного сигнала в двоичном коде на клеммах-индикаторах и в шестнадцатиричном коде в окне HEX;

· в пошаговом (при нажатии кнопки STEP), циклическом (при нажатии кнопки CYCLE) или с выбранного слова до конца (при нажатии клавиши BURST) при заданной частоте посылок (установка — нажатиями кнопок в окнах FREQUENCY);

· при внутреннем (при нажатии кнопки INTERNAL) или внешнем запуске (при нажатии кнопки EXTERNAL, рядом расположена клемма для подключения сигнала синхронизации);

· при запуске по переднему или заднему фронту, используя кнопки .

На клемму Clk выдается выходной синхронизирующий импульс.

Его внешний вид показан на рис. 1а. Основное отличие генератора от рассмотренного ранее состоит в том, что он является 16-разрядным. Кодовые комбинации необходимо задавать в шестнадцатиричном коде, что для начинающих пользователей менее удобно и не так наглядно, как в 8-разрядном.

Каждая кодовая комбинация заносится с помощью клавиатуры, номер редактируемой ячейки фиксируется в окошке EDIT блока ADRESS (на рис. 1а помещена цифра 0003, поскольку курсор находится в третьей ячейке, верхняя ячейка— нулевая). Всего таких ячеек и, следовательно, комбинаций — 2048. В процессе работы генератора в отсеке ADRESS индицируется номер текущей ячейки (CURRENT), ячейки инициализации или начала работы (INITIAL) и конечной ячейки (FINAL). Выдаваемые на 16 выходов (в нижней части генератора) кодовые комбинации индицируются в текстовом (ASCII) и двоичном коде (BINARY).

а	б

Рис. 1. Лицевая панель генератора слова (а) и окно его предустановок (б)

 

Запуск генератора осуществляется таким же образом, как и в рассмотренном выше. Дополнением здесь является внешний запуск (нажата кнопка External) по готовности данных (клемма DATA READY). Сигнал с этого выхода сопровождает каждую выдаваемую на выход кодовую комбинацию и используется в том случае, когда исследуемое устройство обладает свойством квитирования (подтверждения). В этом случае после получения очередной кодовой комбинации и сопровождающего его сигнала DATA READY исследуемое устройство должно выдать сигнал подтверждения получения данных, который подается на вход синхронизации генератора (клемма в блоке Trigger) и производит очередной запуск генератора.

К дополнительным органам управления относится также кнопка BREAKPOINT — прерывание работы генератора в указанной ячейке. При этом требуемая ячейка выбирается на дисплее генератора курсором, а затем нажимается кнопка BREAKPOINT. Существенно расширены функции кнопки PATTERN, после ее нажатия вызывается меню (рис. 1б), в котором обозначено:

Clear buffer — стереть содержимое всех ячеек (содержимое буфера экрана);

Open — загрузить кодовые комбинации (из файла с расширением.dp);

Save — записать все набранные на экране комбинации в файл;

Up counter — заполнить буфер экрана кодовыми комбинациями, начиная с 0 в нулевой ячейке и далее с прибавлением 1 в каждой последующей ячейке;

Down counter — заполнить буфер экрана кодовыми комбинациями, начиная с FFFF в нулевой ячейке и далее с уменьшением на 1 в каждой последующей ячейке;

Shift right — заполнить каждые четыре ячейки комбинациями 1-2-4-8 со смещением их в следующих ячейках вправо (см. рис. 1а нижние ячейки);

Shift left - то же самое, но со смещением влево.

 

Логический анализатор

Основное отличие этого анализатора от ранее рассмотренного - увеличенное в два раза количество каналов (рис.2). Анализатор снабжен также двумя визирными линейками (как в осциллографе в режиме ZOOM), что позволяет получать точные отсчеты временных интервалов Т1, Т2 и T2-T1, а также линейкой прокрутки по горизонтали, что позволяет анализировать процессы на большом временном интервале (рис. 3).

Рис. 2 Внешний вид логического анализатора

Рис. 3. Лицевая панель логического анализатора

Рис. 4. Меню установки параметров запускающих сигналов

 

В блоке Clock имеются клеммы для подключения как обычного (Extend), так и избирательного (Qualifier) источника запускающих сигналов, параметры которых могут быть установлены с помощью меню (см. рис. 4), вызываемого кнопкой Set. Запуск генератора можно производить по переднему (Positive) или заднему (Negative) фронту запускающего сигнала с использованием внешнего (External) или внутреннего (Internal) источника. В окне Clock qualifier можно установить значение логического сигнала (0, 1 или X), при котором производится запуск анализатора.

Дополнительные условия запуска анализатора могут быть выбраны с помощью диалогового окна (см. рис. 5 а), которое вызывается кнопкой Set в блоке Trigger. С помощью этого окна в каналах А, В и С можно задать нужные двоичные 16-разрядные комбинации сигналов и затем в строке Trigger combinations установить дополнительные условия отбора, которые показаны на рис. 5, б. Перечислим некоторые из них:

A OR В — запуск анализатора от канала А или В;

A THEN В — запуск анализатора от канала А, если сигнал в канале В равен 1;

(A OR В) THEN С — запуск анализатора от канала А или В, если сигнал в канале С равен 1.

В окне Trigger qualifier можно задать логические сигналы 1, 0 или X, при наличии которых производится запуск анализатора.

а	б

Рис. 5. Окно установки дополнительных параметров запуска (а) условий отбора (б)

Экспериментальная часть

Рассмотрим пример построения логического элемента И (Конъюнктор):

Функции F₂(А, В) – Конъюнкция

Логическое умножение двух переменных А и В есть логическая функция F₂, которая истинна тогда, когда истинны обе двух входных переменных. F₂ = A•B. Для функции логического умножения таблица истинности имеет вид:

Таблица истинности элемента И

А
В
F

 

Схема элемента построенного по таблице истинности представлена на рис. 6.

Рис. 6. Схема элемента «И»

Рис. 7. Элемент «И» после подачи сигнала «0» на один из входов

Рис. 8. Элемент «И» после подачи сигнала «1» на оба входа

 

После подачи сигнала на элемент, при условии, что на один из входов подается сигнал «1»(индикатор закрашен), а на другой «0»(индикатор не закрашен), сигнал на выходе элемента отсутствует (рис. 7).

Сигнал на выходе элемента появляется только в случае подачи на оба входа уровня логической «1» (рис. 8).

Рассмотрим пример построения логического элемента ИЛИ (Дизъюнктор):

Функции F₂(А, В) – Дизъюнкция

Логическое сложение двух переменных А и В есть логическая функция F₂, которая истинна тогда, когда истинна одна из двух входных переменных. F₂ = A+B. Для функции логического сложения таблица истинности имеет вид:

Таблица истинности элемента И

А
В
F

 

Схема элемента построенного по таблице истинности представлена на рис. 9.

Рис. 9. Схема элемента «ИЛИ»

Рис. 10. Элемент «ИЛИ» после подачи сигнала «0» на оба входа

Рис. 11. Элемент «И» после подачи сигнала «1» на один из входов

 

После подачи сигнала на элемент, при условии, что на оба входа подается сигнал «0» индикатор не закрашен), сигнал на выходе элемента отсутствует (рис. 10).

Сигнал на выходе элемента появляется только в случае подачи на один их входов уровня логической «1» (рис. 11).

 

Рассмотрим пример построения логического элемента НЕ (Инвертор):

Функции F₂(А) – Инверсия

Логическое отрицание переменной А есть логическая функция F₂, которая ложна тогда, когда истинна входная переменная. F₂ = . Для функции логического отрицания таблица истинности имеет вид:

Таблица истинности элемента НЕ

А
F

Схема элемента построенного по таблице истинности представлена на рис. 12.

Рис. 12. Схема элемента «НЕ»

Рис. 13. Элемент «НЕ» после подачи сигнала «1» на вход

Рис. 14. Элемент «НЕ» после подачи сигнала «0» на вход

 

После подачи сигнала на элемент сигнала «1»(индикатор закрашен), сигнал на выходе элемента отсутствует (рис. 13).Сигнал на выходе элемента появляется только в случае подачи уровня логической «0» (рис. 14).

Задание

1.Построить логический элемент И-НЕ, ИЛИ-НЕ, И-ИЛИ-НЕ и получить сигнал на выходе.

2. Получит графики сигналов.

3. Построить схемы элементов соответствующих тождествам Булевой алгебры.

Лабораторная работа № 2

Теоретическое сведения

Сумматор является простейшим цифровым устройством. Это узел ЭВМ, выполняющий арифметическое суммирование кодов чисел, т.е. он предназначен для сложения двух чисел, заданных в двоичном коде. Сравним суммирование десятичных и двоичных чисел:

Правила сложения двоичных и десятичных чисел одинаковы:

1. сложение производиться поразрядно – от младшего разряда к старшему;

2. в младшем разряде вычисляется сумма младших разрядов слагаемых А_i и В_i. Эта сумма в данной системе счисления может быть записана однозначным числом S₁ либо двухзначным числом P₁S₁. Функция P называется переносом;

3. во всех последующих разрядах находиться сумма данных разрядов слагаемых A_i и B_i, причем при P_i-1=1 к этой сумме добавляется единица (в числовых примерах, приведенных выше, этот случай выделен жирным шрифтом, результат сложения в i-м разряде записывается в виде однозначного S_i или двухзначного P_iS_i числа.

Таким образом, в каждом разряде необходимо найти сумму A_i, B_i и P_i-1 (если P_i-1=1), т.е. определить S_i и P_i. По числу входов различают полусумматоры, одноразрядные сумматоры (ОС) и многоразрядные сумматоры.

Рис. 1. Схема полусумматора

 

Рис. 2. Схема полусумматора с использованием стандартной схемы сложения по модулю 2

 

Полусумматораминазываются устройства с двумя входами и двумя выходами, на которых вырабатываются сигналы суммы и переноса. Полусумматор реализует лишь часть задачи суммирования, так как не учитывает входной величины – переноса из соседнего младшего разряда в данных(см. рис. 1 и 2). В таб.1 приведена таблица истинности полусумматора. На рис.3 приведена временная диаграмма работы полуссуматора.

Таб. № 1.Таблица истинности полусумматора

Xi	Yi	Si	PI+1

 

Рис. 3. Диаграмма работы полусумматора

 

Логические уравнения: S=x^*y+x*y^ P=x*y

 

Одноразрядный двоичный сумматор состоит из двух комбинационных схем: одна формирования S_i, вторая для определения P_i. (см. рис. 4 и 5). Многоразрядный сумматор строится на основе одноразрядных в соответствии с правилами сложения.

Рис. 4. Схема однорязрядного двоичного сумматора

 

Рис. 5. Диаграмма работы однорязрядного двоичного сумматора

 

Одноразрядные сумматоры имеют три входа и обеспечивает сложение разрядов слагаемых и переносом из предыдущего разряда. (см. таб. 2).

Таб. № 2Таблица истинности сумматора

Xi	Yi	Pi	Si	Pi+1

 

Логические уравнения

S=y1+y2+y3+y4
Y1=x1^*x2^*x3
Y2=x1^*x2*x3^
Y3=x2^*x3^*x1
Y4=x1*x2*x3
Pi+1=y1+y2+y3+y4
Y1=x1^*x2*x3
Y2=x1*x2^*x3
Y3=x1*x2*x3^
Y4=x1*x2*x3

 

Минимизируя данные уравнения по формулам алгебры логики, построим сумматор в Electronics Workbench.

В зависимости от характера ввода-вывода кодов и организации переносов многоразрядные сумматоры бывают последовательного и параллельного принципа действия.

В последовательном сумматоресложение кодов осуществляется, поразрядно начиная с младшего разряда с помощью комбинационного сумматора на три входа. Образующийся в данном разряде перенос Рj+1 задерживается на время tэд и поступает на вход Pj сумматора в момент поступления следующего разряда слагаемых. Таким образом, последовательно разряд за разрядом производиться сложение кодов чисел. Достоинством последовательного сумматора является простота аппаратурной реализации, а недостатком - достаточно большое время суммирования(см. рис.6). На рис.7 приведена временная диаграмма, иллюстрирующая работу последовательного сумматора.

Рис. 6. Схема последовательного сумматора

 

Рис.7. Диаграмма работы последовательного сумматора

 

В параллельном сумматоредостигается более высокое быстродействие. Суммируемые коды поступают на входы сумматора одновременно по всем разрядам. Для этого в каждом разряде используется комбинационный сумматор на три входа, на выходах которого образуются значения суммы Sj данного разряда и переноса Pj+1 в старший разряд. В процессе распространения сигнала переноса устанавливается окончательное значение суммы в каждом разряде. Очевидно, что в течение этого времени на входах сумматора присутствуют сигналы Xi, Yi, соответствующие суммируемым кодам. Максимальное по времени суммирование получается в том случае, когда перенос, возникший в первом разряде, распространяется по всем разрядом (например, при сложении кодов 11..11 и 00..01). В параллельном сумматоре обычно применяются различные способы ускорения переноса (параллельный перенос, групповой и т. п. На, приведена временная диаграмма, илылюстрирующая работу последовательного сумматора.

Цифровые схемы сравненияформируют на выходе F=1 при равенстве подаваемых на вход двух двоичных чисел А (поразрядно записываем a и b) и В (c и d). Цифровая схема сравнения это цифровой аналог компаратора (см. рис. 8), являющегося одним из важнейших устройств импульсной техники. На основе таблицы истинности для компаратора составим уравнения (для A> B, A< B, A=B), минимизируем их используя законы алгебры логики.

Рис.8. Цифровая схема сравнения

 

Рис.9. Диаграмма работы цифровой схемы сравнения

 

Таб. №3. Таблица истинности цифровой схемы сравнения

A	B	A> B	A< B	A=B
a	b	c	d

 

Логические уравнения:

A> B = a^bc^d^ + ab^c^d^ + ab^c^d + abc^d^ + abc^d + abcd^

A< B = a^b^c^d + a^b^cd^ + a^b^cd + a^bcd^ + a^bcd + ab^cd

A=B = a^b^c^d^ + ab^cd^ + a^bc^d + abcd

Задание:

1. Используя пакет Electronics Workbench спроектировать схему на основе простейших элементов, используя для составления схемы таблицу истинности и проанализировать работу сумматора или схемы сравнения.

2. Спроектировать однорозрадный сумматор.

 

Задания по вариантам:

1. Спроектировать четырехразрядный сумматор с последовательным переносом;

2. Спроектировать цифровую схему сравнения двухразрядных двоичных чисел А< B;

3. Спроектировать цифровую схему сравнения двухразрядных двоичных чисел А> B

4. Спроектировать цифровую схему сравнения двухразрядных двоичных чисел А=B;

Лабораторная работа № 3

Теоретическая часть

Триггер - это большой класс электронных устройств, обладающих способностью находиться в одном из двух устойчивых состояниях и чередовать их под воздействием внешних сигналов. Триггера это элементы с памятью. Их состояние зависит не только от сигналов, приложенных к входу в данный момент времени, но и от сигналов, воздействующих на него раньше.

В общем виде триггер может содержать следующие входы и выходы:

Триггер имеет два выхода: прямой, обозначаемый Q и инверсный, обозначаемый как Q. Состояние триггера определяется по прямому вы­ходу. Триггер находится в состоянии «1» если на прямом выходе уро­вень логической единицы и в состоянии «0» если на прямом выходе уровень логического нуля. Состояние выходов всегда противоположно: (Q=1 Q=0) и (Q=0 Q=1). Запрещенной комбинацией является Q =Q. В этом случае состояние триггера не определено.

В зависимости от свойств, числа и назначения входов триггеры делят на следующие виды:

1. RS-триггеры с раздельной установкой в 1 и 0.

2. D-триггеры (другие названия - триггер задержки, триггер данных)

3. Универсальные JK-триггера 4 Т-триггера (счетные триггеры)

Важным методом, используемым для описания функционирования RS- триггера, является метод таблиц состояний (таблиц переходов). Таблица состояний (рис. 3.3.а) RS-триггера в сокращенной форме (эту таблицу называют также управляющей таблицей, таблицей функционирования) содержит два входных сигнала (сигналы R и S) и один выходной сигнал Q (функция). Хотя триггеры имеют два выхода - один прямой Q, а другой - инверсный `Q, в описании триггера и в таблице состояний указывают лишь состояние прямого выхода Q.

Из таблицы состояний триггера видно, что при подаче на вход R уровня лог. «1» триггер принимает состояние логического «0», а при подаче управляющего сигнала «1» на вход S - состояние «1». Следует отметить также, что если до подачи управляющего сигнала, например, на вход R, триггер находился в состоянии логического «0», его состояние не изменится и после подачи сигнала «1» на вход R. Если на обоих входах триггера имеются уровни логического «0»- это состояние соответствует режиму хранения и триггер сохраняет предыдущее состояние. В таблице это состояние обозначено условно Q⁰. При подаче на входы R и S одновременно уровня «1» триггер будет находиться в неопределенном (или неправильном) состоянии, поэтому такое сочетание сигналов R и S называется запрещенной комбинацией управляющих сигналов и в таблице состояний обозначается буквой a.

Сокращенная таблица состояний триггера отражает лишь динамику изменения состояния триггера и не учитывает свойство триггера запоминать единицу информации. Полная таблица состояний триггера должна учитывать влияние (на процесс управления) значения предыдущего состояния триггера Q⁰. Причем Q⁰ представляется как входная переменная. Полная таблица состояний RS -триггера приведена на рис. 1, б.

Таблицу состояний строят так же, как и таблицу истинности.

Анализ таблицы показывает, что только в ситуациях, описываемых строками 4 и 5, происходит изменение состояния триггера.

Здесь Q’’ – состояние триггера до поступления управляющего сигнала;

Q – состояние триггера после поступления управляющего сигнала;

α – неопределенное состояние триггера, соответствующее запрещенным комбинациям входных (управляющих) переменных.

Рис. 1. RS - триггер: а) - упрощенная таблица состояний; б) полная таблица переходов;

в) Карта Карно; г) RS - триггер, управляемый сигналом низкого уровня (RS триггер); д) RS - триггер на элементах базиса ИЛИ-НЕ

 

Рассмотрим строку 4. После того, как подается сигнал на вход R, триггер сбрасывается, т.е. переходит из состояния “1” в состояние “0”.

Рассмотрим строку 5. Триггер устанавливается, т.е. переходит из состояния “0” в состояние “1”, в результате подачи сигнала “1” на вход S. Для строк 1 и 2 сигналы S =0^1* и R=0, и, следовательно, никаких изменений в состоянии триггера не происходит. Для строки 3 сигнал R=1, и этот сигнал в нормальных условиях должен сбросить триггер, но так как триггер уже “сброшен” и Q = 0, то сигнал R = 1 не изменяет его состояние.

Аналогично для строки 6 сигнал S = 1, и этот сигнал в обычных условиях будет устанавливать триггер в “1”, но Q = 1, и, следовательно, состояние триггера останется без изменений до поступления следующего сигнала R.

Особенность RS-триггера заключается в том, что при подаче одновременно на входы R и S сигнала, соответствующего логической 1, состояние триггера становится неопределенным: на обоих выходах Q и `Q установится уровень “1”, а после снятия со входов управляющих сигналов, в силу случайных причин, триггер может установиться в состояние “0” либо “1”. Очевидно, что для нормальной работы триггера необходимо исключить указанное сочетание входных сигналов, приводящее к неопределенному состоянию, что можно осуществить, предусмотрев выполнения запрещающего условия R × S=0.

Из таблицы состояний может быть получено уравнение, описывающее поведение триггера. Это уравнение носит название характеристического уравнения триггера. Оно показывает, как меняется состояние триггера в зависимости от текущих значений состояния и входов.

Для получения упрощенного аналитического выражения, описывающего поведение RS-триггера, построим карту Карно и проведем соответствующие контуры (рис. 1, в). Полученное характеристическое уравнение триггера имеет вид

Применив закон де Моргана преобразуем полученные выражение в базис И-НЕ:

Схема RS- триггера, реализованного в выбранном базисе, приведена на рис. 1, г.

Из формулы RS - триггера видно, что при реализации его в базисе И-НЕ, триггер управляется сигналами низкого уровня, т.е. уровня лог. " 0" (если не предусмотрены инверторы). Для приведения поведения триггера, выполненного на элементах И-HE, в соответствие с таблицей состояний сигналы S и R необходимо инвертировать.

Из анализа схемы рис. 1, г очевидно, что простой RS триггер можно сконструировать, соединив “крест-накрест” два элемента И-НЕ.

Входные линии триггера обозначены как и , поскольку триггер устанавливается при =0 и сбрасывается при =0. Такой триггер иногда называют RS-триггер с инверсными входами или конъюнктивной бистабильной ячейкой.

Схема RS-триггера, реализованная в базисе И-HЕ в соответствии с таблицей состояний, приведена на рис. 1, д.

Для построения RS -триггера на элементах ИЛИ-НЕ приведем формулу триггера в базис ИЛИ-НЕ

Схема RS -триггера, выполненная на элементах базиса ИЛИ-HЕ, приведена на рис. 2, а. Временные диаграммы, поясняющие работу RS-триггера, приведены на рис. 2, б.

Из временных диаграмм (рис. 2, б) следует, что рассмотренные выше RS-триггеры опрокидываются, т.е. управляются сигналами R и S, в любой момент времени. В тех случаях, когда длительности управляющих сигналов не синхронизированы (не согласованы), триггер может находиться в неопределенном состоянии (интервалы времени t₄, t₅), и поэтому такие триггеры называют асинхронными.

Рис. 2. Схема RS – триггера, выполненная на элементах ИЛИ-НЕ(а)

и его временные диаграммы (б)

 

Триггер, построенный на базе элементов ИЛИ-НЕ, называют также дизьюнктивной бистабильной ячейкой. Бистабильные ячейки, помимо самостоятельного применения, входят в качестве составного узла в триггеры других типов.

Синхронный RS -триггер. Синхронные триггеры снабжаются дополнительным входом, по которому поступает синхронизирующий (тактирующий) сигнал. При этом изменение состояния триггера происходит (при наличии управляющего сигнала) только в те моменты времени, когда на специальный синхровход триггера поступает тактирующий импульс (рис 3, а). Синхронный RS-триггер строится в соответствии с рис. 3, б, а его условное изображение на принципиальных и функциональных схемах приведено на рис. 3, в. Синхронизирующий вход обозначается буквой С.

 

Рис. 3. Временные диаграммы, поясняющие работу синхронного триггера (а),

схема реализации (б) и условное обозначение (в)

 

Входные сигналы S и R являются информационными, а на входе С - синхронизирующими, по ним происходит переключение триггера. Следует отметить, что для надежной работы триггера необходимо, чтобы длительность переключающего сигнала (синхронизирующего сигнала) на входе С была не меньше времени переключения триггера. Временем переключения (срабатывания, установки) триггера называется время, которое проходит от момента изменения входных сигналов до соответствующего изменения состояния выходов и определяющееся задержками распространения сигнала логическими элементами, входящими в состав триггера.

Двухступенчатый RS - триггер. Рассмотренные схемы RS-триггеров являются одноступенчатыми. Применение одноступенчатых RS-триггеров в качестве самостоятельных запоминающих элементов ограничено. Это связано с неустойчивой работой последовательностной схемы (цифрового автомата), память которой выполнена на одноступенчатых RS-триггерах. Сигналы переключения триггера S(t), R(t) формируются в цифровом автомате комбинационной схемой, в их формировании участвуют, наряду с внешними логическими сигналами, сигналы Q(t) и (t). Переключение одноступенчатого триггера под действием сигналов S(t) и R(t) вызывает изменение значений сигналов Q(t) и (t), а их изменение может привести к изменениям сигналов S(t) или R(t) в том же такте времени t и, как следствие, к ложному срабатыванию триггера. Для устойчивой работы триггера необходимо, чтобы сигналы Q(t) и (t) изменялись только после прекращения действия входного сигнала S(t) или R(t). Это требование выполняется в двухступенчатых триггерах (MS-триггерах). Базовыми схемами для построения двухступенчатых триггеров являются одноступенчатые RS-триггеры.

Двухступенчатый триггер состоит из двух секций (ступеней), соединенных каскадно, как показано на рис. 4 а, причем, каждая секция содержит по синхронному RS-триггеру. Первая секция, ведущая или М-секция (М происходит от английского MASTER) принимает информацию со входных линий S и R. Состояние выходов ведущей секции подается на вторую секцию, ведомую, или S-секцию (S происходит от английского SLAVE).

Для ведущего триггера используется обычная синхронизация, в то время как для ведомого триггера импульс синхронизации инвертируется. Изменение состояния выхода ведущего триггера будет происходить в момент появления положительного импульса синхронизации, и эти изменения будут переданы на входы ведомого триггера. Однако, никакие изменения на выходе ведомого триггера не будут происходить до тех пор, пока не появится положительный сигнал инвертированного импульса синхронизации, т.е. отрицательный (задний фронт) фронт исходного синхроимпульса. Следовательно, изменения на выходах Q и не произойдет до тех пор, пока не завершится импульс синхронизации. На рис. 4, б показаны временные диаграммы работы триггера.

Рис. 4. Двухступенчатый RS – триггер (а), его временные диаграммы (б) и обозначение (в)

 

На функциональных схемах двухступенчатый триггер изображается в соответствии с рис. 3.6, в. Символ ТТ в поле условного обозначения означает, что триггер двухступенчатый.

Среди триггеров особое место занимают JK-триггеры, имеющие более широкие функциональные возможности. Упрощенная таблица (таблица управления) состояний JK-триггера содержит четыре строки (рис. 2, а).

Из таблицы состояний видно, что для первых трех строк (наборов переменных) входы J и K играют роль входов S и R RS - триггера. Однако, для четвертого набора переменных, когда J=K=1 состояние триггера сильно отличается от состояния RS-триггера. Для RS-триггера - это запрещенная комбинация входных переменных, а в JK-триггере меняется (инвертируется) предыдущее состояние. JK-триггер можно синтезировать (построить) на базе двухступенчатого RS-триггера, для чего следует представить функциональную схему JK-триггера как совокупность КУ и синхронного RS-триггера (рис. 2, б).

Рис. 2. Упрощенная таблица состояний а) и функциональная схема б) JK- триггера

 

Для получения логических выражений (характеристических уравнений) функций R и S комбинационного устройства необходимо построить совмещенную таблицу состояний JK и RS - триггеров (рис. 3 а).

Из полученных выражений для S и R (рис. 3, б) следует, что для построения JK-триггера из двухступенчатого RS-триггера потребуется два элемента конъюнкции (на два входа каждый). Схема, полученная путем синтеза JK-триггера, приведена на рис. 4, а. Обозначение JK-триггера на функциональных схемах приведено на рис.4, б.

Рис. 3. Таблица состояний а) и карты Карно б) JK-триггера

Рис.4. Синтезируемая схема а) и графическое обозначение б) JK - триггера

 

Выпускаемые промышленностью ИМС JK-триггеры могут иметь несколько входов (до трех) J и такое же количество входов K, объединенных схемами конъюнкций.

D-триггер (от английского DELAY) называют информационным триггером, также триггером задержки. D - триггер бывает только синхронным. Он может управляться (переключаться) как уровнем тактирующего импульса, так и его фронтом. Для триггера типа D, состояние в интервале времени между сигналом на входной линии и следующим состоянием триггера формируется проще, чем для любого другого типа.

Рис. 5. Таблица управления (а) и временные диаграммы (б) D-триггера

12345Следующая ⇒

Поделиться: