БЛОК ПРИОРИТЕТНОГО ПРЕРЫВАНИЯ (БПП)

    Каждой команде соответствует микропрограмма, состоящая из отдельных микрокоманд (МК). На входы К7...К0 БМУ подается код команды, который является адресом первой МК микропрограммы данной команды в управляющей памяти. 1-ая МК содержит указания, как формировать адрес второй МК. Этот адрес формируется логической схемой определения адреса следующей МК. Последняя МК каждой микропрограммы содержит указание JZR о переходе в нулевую строку 15-ой колонки. По этому адресу содержится МК, в поле ЗМ которой содержится " 1". К этому времени на входах К7...К0 поступает код следующей команды, который по сигналу ЗМ=1 загружаются в регистр адреса МК (РАМК). Так происходит выполнение программы в отсутствие прерываний.

    На выходе прерывания (ПР) БПП формируется сигнал, при этом устанавливается такой уровень, что мультиплексор М передает номер строки с выхода БМУ на вход Астр ПЗУ. При выполнении JZR (переход по адресу (0, 15) ) формируется сигнал строб разрешения прерывания равный " 1", который подается на вход БПП. Если во время выполнения текущей программы поступил запрос на прерывание, то микропроцессор, выполнив текущую команду передает в стек номер следующей команды (команда возврата) и результат выполнения текущей команды.

    При наличии " 1" на входе строб разрешения прерывания (СРП) и запроса на входе запроса (ЗП), БПП на выходе прерывания вырабатывает сигнал, отключающий мультиплексор М от выхода МА1..МА4 подает номер строки в ПЗУ с выхода код прерывания (КП) БПП.

    Первая МК первой прерывающей команды содержит код адреса (31, 15), где 15 - номер колонки, который сохранился при выполнении последней МК текущей команды, а 31 = 11111(2) номер строки в 15-ой колонке, который образуется подачей +5В через резистор на входы Астр ПЗУ. Блок БПП содержит специальный блок уровня приоритета. Приоритет кодируется 3-х разрядным кодом. Преимущество имеет устройство с более низким уровнем приоритета. Если поступил запрос сразу от нескольких устройств, то устройство сравнения приоритета выявляет более низкий уровень и этот запрос удовлетворяется первым. По окончании прерывания программы последняя МК, которой является JZR (переход по адресу (0, 15) ) по сигналу ЗМ = 1 загружается очередная команда основной программы.

СХЕМА УСКОРЕННОГО ПЕРЕНОСА (СУП)

 

    Предназначена для формирования цифры ускоренного переноса параллельно с суммированием операндов в ЦПЭ. Цифра переноса формируется в СУП в том случае, если ai и bi равны 1. ЦПЭ в этом случае вырабатывает сигнал Yi = ai bi = 1. Или если один из операндов и цифра переноса из младшего разряда равны единице, то:

 

 

    В том случае, если Xi и Pi равны 1, цифра переноса в старший разряд - 1.

    Условие формирования цифры переноса:

 

 

СХЕМА ОДНОРАЗРЯДНОГО СУММАТОРА С ФОРМИРОВАНИЕМ ЦИФРЫ ПЕРЕНОСА В СУП

 

 

    Цифра переноса поступает по общему входу переноса и сдвига вправо с выхода регистра признаков БМУ. Цифра переноса подается в схему ускоренного переноса и в младший разряд младшего ЦПЭ. В данной схеме объединены 8 ЦПЭ для обработки 16-ти разрядных данных. Сдвиг вправо передается сквозным переносом между центральными процессорными элементами. Цифра переноса формируется в СУП одновременно с суммированием операндов в ЦПЭ. Сдвиг вправо из младшего разряда и цифра переноса из старшего разряда старшего ЦПЭ передается на объединенный выход переноса, который соединяется с входом признаков БМУ. Последняя цифра переноса может формироваться как в последнем ЦПЭ, так и в СУП, в зависимости от того, какой сигнал подается на вход разрешение переноса (РП). Если РП = 1, то цифра переноса снимается с выхода СУП, а если РП = 0, то с ЦПЭ.

    За счет применения СУП время выдачи переноса С9 из старшего разряда старшего ЦПЭ сокращается до 20 нс.

 

ОРГАНИЗАЦИЯ ПАМЯТИ ЭВМ

 

    Память ЭВМ организована по иерархической лестнице, т.е. устройства обладающие большим объемом памяти обладают меньшим быстродействием. Наибольшим быстродействием обладают СОЗУ (сверх ОЗУ). Они обычно реализуются на регистрах, поэтому в МП СОЗУ называется РОН. Объем памяти СОЗУ очень мал. Обычно памятью машины называют ОЗУ. Быстродействие ОЗУ должно быть не меньше чем быстродействие электронных схем операционной части, памяти должно быть достаточно для записи программы решаемой задачи, а так же исходных данных, промежуточных и конечных результатов. Внешние запоминающие устройства обладают практически неограниченным объемом памяти и наименьшим быстродействием. ОЗУ не сохраняет информацию при отключении питания. Существуют ПЗУ, которые сохраняют информацию при отключении питания. ПЗУ работают только в режиме чтения, а ОЗУ в режиме чтения и записи. Существуют перепрограммируемые ПЗУ (ППЗУ), которые сохраняют информацию при отключении питания и допускают запись информации. При этом время записи во много раз больше времени считывания. Считывание информации из ОЗУ может происходить с разрушением информации или без.

    При разрушении информации при считывании необходимо дополнительное время на восстановление информации. Время считывания состоит из времени поиска адреса, времени собственного считывания и времени регенерации (восстановления) считанной информации. ОЗУ реализуется на микросхемах. Элемент памяти реализован на триггерах. Триггер может быть построен на биполярных и униполярных транзисторах.

 

    По шине адреса (ША) в регистр адреса поступает n - разрядный двоичный код адреса. n1 разряд используется для записи номера строки, а n2 - для записи номера столбца. Дешифраторы строк и столбцов вырабатывают управляющие сигналы на соответствующих выходах. Под действием этих управляющих сигналов происходит выбор адресуемого элемента памяти, если на входе выбора кристалла (ВК) дешифратора строк " 1", то ОЗУ находится в режиме хранения. Если на ВК " 0", то ОЗУ находится или в режиме чтения, или в режиме записи. Нормальным является режим чтения. Информация поступает через усилитель чтения (УЧ) и выходной триггер.

    Режим записи обеспечивается подачей сигнала разрешения записи (РЗ) на усилитель записи (УЗ). Информация через триггер и УЗ подается на информационные цепи 1 и 0. Триггеры реализованы на МДП - транзисторах.

Транзисторы VT2 и VT4 являются нагрузкой триггера. Напряжение затвор - исток этих транзисторов имеет нулевое значение, поэтому они всегда открыты. Триггер реализован на VT1 и VT3. В нем записана " 1", если VT1 закрыт. При совпадении сигналов от дешифратора строк и столбцов триггер готов к записи или считыванию информации. Управляющий сигнал с выхода дешифратора столбцов действует на VT7 и VT8. Управляющий сигнал с выхода дешифратора строк воздействует на VT5 и VT6.

    Запись " 1" производится в том случае, если на информационную цепь (ИЦ) нуля поступает логический " 0". Для записи " 0" логический " 0" подается в ИЦ1.

    В режиме чтения состояние триггера передается через открытые VT5-VT8 в информационные цепи. Если элемент памяти хранит " 1", то уровень " 1" поступает в ИЦ1, а если " 0", то уровень логической " 1" поступает в ИЦ0.

 

⇐ Предыдущая123456789Следующая ⇒

Поделиться: