|
Архитектура Аудит Военная наука Иностранные языки Медицина Металлургия Метрология Образование Политология Производство Психология Стандартизация Технологии |
|
|
Архитектура Аудит Военная наука Иностранные языки Медицина Металлургия Метрология Образование Политология Производство Психология Стандартизация Технологии |
Формирование сигнала выбора модуляСтр 1 из 2Следующая ⇒
Оглавление 1. Задание к курсовому проекту 2. Общая структура системы 3. Формирование сигнала выбора модуля 4. Структура памяти 5. Организация ввода/вывода 5.1 Организация ПДП 5.2 Организация программируемого интервального таймера 5.3 Система прерываний 5.4 Реализация аппаратных интерфейсов вычислительных систем 6. Программное обеспечение 6.1 Начальная инициализация системы 6.2 Инициализация программируемых БИС 6.2.1 Программируемый контроллер ПДП 6.2.2 Программируемый интервальный таймер 6.2.3 Программируемый адаптер последовательного интерфейса 6.2.4 Программируемый контроллер прерываний 6.3 Подпрограммы обработки прерываний 7. Список используемой литературы Приложение Задание к курсовому проекту
В курсовом проекте необходимо разработать микропроцессорную систему (МПС) на основе однокристального 8-разрядного микропроцессора КР580ВМ80А. Основные характеристики системы заданы в таблице 1.
Таблица 1. Основные характеристики
Общая структура системы
Микропроцессорная система (МПС) представляет собой совокупность узлов, реализующих различные функции, связанные между собой шинами адреса, данных, управления, посредством которых происходит обмен информацией. В такой системе выделяются следующие основные элементы: 1 Блок процессора; 2 Схема начальной установки и формирования сигналов выбора устройств 3 устройство памяти для хранения программ и массивов данных, включающее в себя ОЗУ и ПЗУ; 4 устройства ввода - вывода, служащие для обмена информацией с ВУ. 5 для формирования временных интервалов используется программируемый интервальный таймер. Центральным процессорным элементом является микропроцессор КР580ВМ80А. Функциональное назначение выводов МП следующее: А0 - А15 Выходы для вывода 16 разрядов адреса GND Общий D0 - D7 Вход. /выход. Двунаправленная шина данных. RESET Вход. Установка в начальное состояние. HOLD Вход запроса ПДП. INT Вход запроса прерывания. С1, С2 Вход тактовых сигналов. INTE Выход разрешения прерываний. DBIN Выход приема информации. WR Выход выдачи информации. SYNС Выходной сигнал синхронизации. HLDA Выход. Подтверждение запроса ПДП. RDY Вход. Сигнал готовность. Интерфейс однокристального МП не обеспечивает его непосредственного соединения с системной магистралью. Для построения законченного модуля ЦП требуются дополнительные схемы: генератор тактовых импульсов (DD3), системный контроллер (DD2), буферные регистры (DD6, DD7). Обслуживание входов С1, С2, READY, RESET взяла на себя микросхема КР580ГФ28 генератора тактовых импульсов. Выходной сигнал SYNC вводит синхронизацию его работы. Вывод INT используется для организации прерываний блоком приоритетных прерываний. Контакты HOLD и HLDA служат для перевода системы в режим ПДП. Сигналы DBIN, WR поступают на системный контроллер на микросхеме КР580ВК28 для формирования системных управляющих сигналов, таких как чтение из памяти (MEMR), запись в память (MEMW), ввод информации (I/OR), вывод информации (I/OW), подтверждение прерывания (INTA). Принципиальная схема процессорного ядра системы включает МП, СК и ГТИ. Схемы включения этих микропроцессорных ИС типовые, их рекомендуют справочники и технические условия по применению. Связи между процессором, системным контроллером и генератором определены их функциональным назначением и для всех вариантов заданий будут одинаковыми. В этой схеме с помощью дополнительных элементов задаются следующие условия работы. Во-первых, тактовая частота генератора задается внешним кварцевым резонатором ZQ1 (конденсатор С2 корректирующий, подавляющий высокочастотные составляющие). Во-вторых, предполагается, что внешние устройства и память при обмене данными с микропроцессором не требуют тактов ожидания, т.е. могут работать также быстро, как и процессор, поэтому вход готовности RDYIN генератора тактовых импульсов, а через него и микропроцессора, соединен с источником питания +5В. Резистор R2 ограничивает входной ток. Цепочка С1, R1 - типовая схема формирования импульса сброса нулевого уровня при замыкании ключа S1. Диод VD1 предохраняет вход ИС генератора от паразитных отрицательных импульсов, возникающих при переключении S1. Системный контроллер помимо управляющих сигналов формирует и системную шину данных. Формирование системных (магистральных) шин необходимо потому, что нагрузочная способность выходов микропроцессора мала (2-3 входа ТТЛ-элемента). С целью увеличения нагрузочной способности шины адреса, считая, что проблему с шиной данных решает системный контроллер, в схему дополнительно вводят буферы (регистры или шинные формирователи) адреса. микропроцессор программный модуль память Формирование сигнала выбора модуля
Для дешифрации портов ввода-вывода используется ИС дешифратора 4-х разрядного кода (линии А4-А7) в активный низкий уровень на одной из 16-и выходных линий. Разрешение дешифрации возможно при обращении МП к портам ввода/вывода (низкий уровень на линиях IOR, IOW), а также при отсутствии цикла ПДП (низкий уровень на линии AEN). Назначение сигналов CS на выходах дешифратора ВУ приведены в таблице 2.
Таблица 2 " Назначение сигналов ВУ"
Структура памяти
Проектирование подсистемы памяти следует начинать с сопоставления объемов заданной памяти и размеров адресного пространства, прямо доступного из микропроцессора КР580ВМ80А. Объем этого адресного пространства определяется разрядностью программного счетчика, оно фиксировано и равно 64К. Если объем физически реализуемой памяти не превышает 64К, то дополнительных схемных решений для расширения адресного пространства не потребуется. Кроме того, следует учесть, что в задании часто указаны и адресные диапазоны, в которых должны быть размещены оперативная и постоянная память. Карта распределения памяти приведена на рисунке 3.
Согласно заданию объем оперативной памяти 32 Кb, объем ПЗУ 32 Kb. Данный объем памяти необходимо отобразить в адресное пространство в 64Kb. Адресное пространство процессора разделено на две части по 32 Kb для каждого типа памяти. Линия А15 осуществляет выбор памяти, к которой происходит обращение (RAM или ROM). Для реализации ПЗУ объёмом 32 Кбайт используется 4 микросхемы M2732AF1 с организацией 8К х 8. Оперативное запоминающие устройство объёмом 32 Кбайта выполнено на одной микросхем3 i51256 S/L с организацией 32К x 8. Организация ввода/вывода
Организация ПДП
ПДП используется при обмене данных между внешними устройствами и основной памятью. Для организации режима ПДП используется контроллер ПДП КР580ВТ57, регистр фиксации старшего байта адреса К580ИР82. Основные возможности КПДП КР580ВТ57: · Контроллер подключает 4 внешних устройства · Независимо программируются 4 канала обмена · Имеет фиксированные приоритеты обслуживания · Размер передаваемых данных 16Кбайт · Прямо доступно 64Кб памяти Программно можно установить 3 режима: чтения, записи и верификации. Контроллер построен по n-МДП технологии, имеет источник питания +5В. При программировании на входы RD и WR поступают сигналы IOR и IOW от системного контроллера. Линии A0-A3 используются для адресации внутренних регистров контроллера в режиме программирования и для выдачи соответствующих разрядов адреса в режиме ПДП. При поступлении запроса на ПДП от внешнего устройства на вход контроллера, он выдает сигнал запроса HOLD, идущий к процессору. Процессор, получив этот запрос, переходит в режим ПДП, сообщая об этом сигналом HLDA. После этого, контроллер выдает на шину данных старшую часть адреса для области обмена и фиксирует ее в буферном регистре (КР580ИР82) сигналом ADSTB, после чего выдает сигнал AEN=1, который переводит выходы шинных формирователей в Z-состояние. Инверсный сигнал AEN (BUSEN) разрешает выдачу 8-и старших разрядов адреса буферным регистром на шину адреса. Далее контроллер работает в обычном режиме. Программирование контроллеров ПДП осуществляется через порт с базовыми адресами 00h (линии A3-A0 отвечают за внутреннюю адресацию контроллера). Интерфейс с внешними устройствами представляет собой набор линий: запросов ПДП от внешнего устройства (DRQ0 - DRQ3) и сигнала готовности от внешнего устройства (READY), сигналов подтверждения (DACK0-DACK3), выходного сигнала последнего цикла (ТС), сигнала 128 байта (MARC), сигналов IOW и IOR, а также шины данных (D0 - D7). Все эти линии выведены на разъем Х5. Система прерываний
Источники запросов прерываний IRQ0-IRQ5 заняты системой:
Обработчики прерываний хранятся в ПЗУ и могут быть вызваны соответствующими источниками запроса. Временная диаграмма контроллера прерываний:
Программное обеспечение
Список используемой литературы
1. Александров К.К., Кузьмина Е.Г. Электрические схемы и чертежи. - М.: Энергоатомиздат, 1990. - 288 с. . Зорин А.Ю. Условные графические изображения на электрических схемах / под. ред. А.И. Питолина. М.: Издательский дом МЭИ, 2007. - 74 с. . Гук М. Аппаратные интерфейсы ПК. Энциклопедия. - СПб.: Питер, 2003. - 528 с. . Ключев А.О., Ковязина Д.Р., Петров Е.В., Платунов А.Е. Интерфейсы периферийных устройств. - СПб.: СПбГУ ИТМО, 2010. - 290 с. Приложение
Оглавление 1. Задание к курсовому проекту 2. Общая структура системы 3. Формирование сигнала выбора модуля 4. Структура памяти 5. Организация ввода/вывода 5.1 Организация ПДП 5.2 Организация программируемого интервального таймера 5.3 Система прерываний 5.4 Реализация аппаратных интерфейсов вычислительных систем 6. Программное обеспечение 6.1 Начальная инициализация системы 6.2 Инициализация программируемых БИС 6.2.1 Программируемый контроллер ПДП 6.2.2 Программируемый интервальный таймер 6.2.3 Программируемый адаптер последовательного интерфейса 6.2.4 Программируемый контроллер прерываний 6.3 Подпрограммы обработки прерываний 7. Список используемой литературы Приложение Задание к курсовому проекту
В курсовом проекте необходимо разработать микропроцессорную систему (МПС) на основе однокристального 8-разрядного микропроцессора КР580ВМ80А. Основные характеристики системы заданы в таблице 1.
Таблица 1. Основные характеристики
Общая структура системы
Микропроцессорная система (МПС) представляет собой совокупность узлов, реализующих различные функции, связанные между собой шинами адреса, данных, управления, посредством которых происходит обмен информацией. В такой системе выделяются следующие основные элементы: 1 Блок процессора; 2 Схема начальной установки и формирования сигналов выбора устройств 3 устройство памяти для хранения программ и массивов данных, включающее в себя ОЗУ и ПЗУ; 4 устройства ввода - вывода, служащие для обмена информацией с ВУ. 5 для формирования временных интервалов используется программируемый интервальный таймер. Центральным процессорным элементом является микропроцессор КР580ВМ80А. Функциональное назначение выводов МП следующее: А0 - А15 Выходы для вывода 16 разрядов адреса GND Общий D0 - D7 Вход. /выход. Двунаправленная шина данных. RESET Вход. Установка в начальное состояние. HOLD Вход запроса ПДП. INT Вход запроса прерывания. С1, С2 Вход тактовых сигналов. INTE Выход разрешения прерываний. DBIN Выход приема информации. WR Выход выдачи информации. SYNС Выходной сигнал синхронизации. HLDA Выход. Подтверждение запроса ПДП. RDY Вход. Сигнал готовность. Интерфейс однокристального МП не обеспечивает его непосредственного соединения с системной магистралью. Для построения законченного модуля ЦП требуются дополнительные схемы: генератор тактовых импульсов (DD3), системный контроллер (DD2), буферные регистры (DD6, DD7). Обслуживание входов С1, С2, READY, RESET взяла на себя микросхема КР580ГФ28 генератора тактовых импульсов. Выходной сигнал SYNC вводит синхронизацию его работы. Вывод INT используется для организации прерываний блоком приоритетных прерываний. Контакты HOLD и HLDA служат для перевода системы в режим ПДП. Сигналы DBIN, WR поступают на системный контроллер на микросхеме КР580ВК28 для формирования системных управляющих сигналов, таких как чтение из памяти (MEMR), запись в память (MEMW), ввод информации (I/OR), вывод информации (I/OW), подтверждение прерывания (INTA). Принципиальная схема процессорного ядра системы включает МП, СК и ГТИ. Схемы включения этих микропроцессорных ИС типовые, их рекомендуют справочники и технические условия по применению. Связи между процессором, системным контроллером и генератором определены их функциональным назначением и для всех вариантов заданий будут одинаковыми. В этой схеме с помощью дополнительных элементов задаются следующие условия работы. Во-первых, тактовая частота генератора задается внешним кварцевым резонатором ZQ1 (конденсатор С2 корректирующий, подавляющий высокочастотные составляющие). Во-вторых, предполагается, что внешние устройства и память при обмене данными с микропроцессором не требуют тактов ожидания, т.е. могут работать также быстро, как и процессор, поэтому вход готовности RDYIN генератора тактовых импульсов, а через него и микропроцессора, соединен с источником питания +5В. Резистор R2 ограничивает входной ток. Цепочка С1, R1 - типовая схема формирования импульса сброса нулевого уровня при замыкании ключа S1. Диод VD1 предохраняет вход ИС генератора от паразитных отрицательных импульсов, возникающих при переключении S1. Системный контроллер помимо управляющих сигналов формирует и системную шину данных. Формирование системных (магистральных) шин необходимо потому, что нагрузочная способность выходов микропроцессора мала (2-3 входа ТТЛ-элемента). С целью увеличения нагрузочной способности шины адреса, считая, что проблему с шиной данных решает системный контроллер, в схему дополнительно вводят буферы (регистры или шинные формирователи) адреса. микропроцессор программный модуль память Формирование сигнала выбора модуля
Для дешифрации портов ввода-вывода используется ИС дешифратора 4-х разрядного кода (линии А4-А7) в активный низкий уровень на одной из 16-и выходных линий. Разрешение дешифрации возможно при обращении МП к портам ввода/вывода (низкий уровень на линиях IOR, IOW), а также при отсутствии цикла ПДП (низкий уровень на линии AEN). Назначение сигналов CS на выходах дешифратора ВУ приведены в таблице 2.
Таблица 2 " Назначение сигналов ВУ"
Структура памяти
Проектирование подсистемы памяти следует начинать с сопоставления объемов заданной памяти и размеров адресного пространства, прямо доступного из микропроцессора КР580ВМ80А. Объем этого адресного пространства определяется разрядностью программного счетчика, оно фиксировано и равно 64К. Если объем физически реализуемой памяти не превышает 64К, то дополнительных схемных решений для расширения адресного пространства не потребуется. Кроме того, следует учесть, что в задании часто указаны и адресные диапазоны, в которых должны быть размещены оперативная и постоянная память. Карта распределения памяти приведена на рисунке 3.
Согласно заданию объем оперативной памяти 32 Кb, объем ПЗУ 32 Kb. Данный объем памяти необходимо отобразить в адресное пространство в 64Kb. Адресное пространство процессора разделено на две части по 32 Kb для каждого типа памяти. Линия А15 осуществляет выбор памяти, к которой происходит обращение (RAM или ROM). Для реализации ПЗУ объёмом 32 Кбайт используется 4 микросхемы M2732AF1 с организацией 8К х 8. Оперативное запоминающие устройство объёмом 32 Кбайта выполнено на одной микросхем3 i51256 S/L с организацией 32К x 8. Организация ввода/вывода
Организация ПДП
ПДП используется при обмене данных между внешними устройствами и основной памятью. Для организации режима ПДП используется контроллер ПДП КР580ВТ57, регистр фиксации старшего байта адреса К580ИР82. Основные возможности КПДП КР580ВТ57: · Контроллер подключает 4 внешних устройства · Независимо программируются 4 канала обмена · Имеет фиксированные приоритеты обслуживания · Размер передаваемых данных 16Кбайт · Прямо доступно 64Кб памяти Программно можно установить 3 режима: чтения, записи и верификации. Контроллер построен по n-МДП технологии, имеет источник питания +5В. При программировании на входы RD и WR поступают сигналы IOR и IOW от системного контроллера. Линии A0-A3 используются для адресации внутренних регистров контроллера в режиме программирования и для выдачи соответствующих разрядов адреса в режиме ПДП. При поступлении запроса на ПДП от внешнего устройства на вход контроллера, он выдает сигнал запроса HOLD, идущий к процессору. Процессор, получив этот запрос, переходит в режим ПДП, сообщая об этом сигналом HLDA. После этого, контроллер выдает на шину данных старшую часть адреса для области обмена и фиксирует ее в буферном регистре (КР580ИР82) сигналом ADSTB, после чего выдает сигнал AEN=1, который переводит выходы шинных формирователей в Z-состояние. Инверсный сигнал AEN (BUSEN) разрешает выдачу 8-и старших разрядов адреса буферным регистром на шину адреса. Далее контроллер работает в обычном режиме. Программирование контроллеров ПДП осуществляется через порт с базовыми адресами 00h (линии A3-A0 отвечают за внутреннюю адресацию контроллера). Интерфейс с внешними устройствами представляет собой набор линий: запросов ПДП от внешнего устройства (DRQ0 - DRQ3) и сигнала готовности от внешнего устройства (READY), сигналов подтверждения (DACK0-DACK3), выходного сигнала последнего цикла (ТС), сигнала 128 байта (MARC), сигналов IOW и IOR, а также шины данных (D0 - D7). Все эти линии выведены на разъем Х5. |
||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
Последнее изменение этой страницы: 2020-02-17; Просмотров: 101; Нарушение авторского права страницы
