|
Архитектура Аудит Военная наука Иностранные языки Медицина Металлургия Метрология Образование Политология Производство Психология Стандартизация Технологии |
|
|
Архитектура Аудит Военная наука Иностранные языки Медицина Металлургия Метрология Образование Политология Производство Психология Стандартизация Технологии |
DIMM 168pin (Dual-In-line-Memory-Mobule)Стр 1 из 3Следующая ⇒
Вопросы к экзамену 1. Определение системы счисления. Позиционные, непозиционные системы счисления. Основание системы счисления. Формула разложения. 2. Правила перевода целых чисел и правильной дроби из одной системы счисления в другую. 3. Логические элементы: коньюнктор, дизьюнктор, инвертор, исключающее ИЛИ. УГО. функции. 4. Закон функционирования асинхронного RS триггера с прямыми входами. Схема на логических элементах. УГО. Временные диаграммы работы. 5. Назначение регистра памяти. УГО. Назначение входов – выходов регистра. 6. Назначение счетчика. Модуль счетчика. УГО. Временные диаграммы работы. 7. Принципы Неймана. 8. Характеристики ЭВМ. Быстродействие. Производительность. Надежность. 9. Характеристики ЭВМ. Точность. Достоверность. Емкость запоминающих устройств. 10. Классификация памяти: внутренняя память, внешняя память, адресная память, ассоциативная память. 11. Классификация памяти: оперативная память, постоянная память, память с последовательным доступом, память с произвольным доступом. 12. Основные характеристики памяти. 13. Интегральные микросхемы статической оперативной памяти. УГО. Назначение входов – выходов. Определение по УГО организации и емкости ИМС. 14. Интегральные микросхемы динамической оперативной памяти. УГО. Назначение входов – выходов. Определение по УГО организации и емкости ИМС. Временная диаграмма режима «Чтение». 15. Пакетный цикл обмена микропроцессора и памяти. 16. Асинхронные ИМС памяти FPM, EDO, BEDO DRAM. Особенности архитектуры. Тактовые частоты, пакетный цикл. 17. Синхронные ИМС памяти SD RAM, DDR, DDR2, DDR3 SDRAM. Особенности архитектуры. Частоты синхронизации. Стандарт JEDEC. 18. Контроль информации по паритету. 19. SIMM модули. Шина данных. Шина адреса. Организация. Емкость. 20. DIMM модули. Шина данных. Организация. Емкость. Поколения модулей. Напряжение питания. 21. Банк памяти. 22. Назначение КЭШ. КЭШ 1ого уровня. КЭШ 2ого уровня. 23. КЭШ со сквозной записью (WT). 24. КЭШ с обратной записью (WB). 25. Назначение микропроцессора. 26. Прямой, обратный, дополнительный коды. 27. Структура и форматы целых чисел со знаком. 28. Регистры общего назначения. 29. Назначение АЛУ микропроцессора. Логические операции. Арифметические операции. 30. Регистр флагов микропроцессора. 31. Устройство управления микропроцессора. Регистр команд. Счетчик команд. 32. Устройство управления микропроцессора. Микропрограммное устройство управления. Очередь команд. 33. Режимы работы микропроцессора. 34. Синхронизация микропроцессоров. Коэффициент умножения. 35. Шина данных микропроцессора. Шина адреса микропроцессора. Адресное пространство памяти. Адресное пространство ввода – вывода. 36. Гиперпотоковые микропроцессоры. 37. Технология Hyper Transport. 38. Состав программного обеспечения ПЗУ IBM PC AT: POST, Boot Loader. 39. Состав программного обеспечения ПЗУ IBM PC AT: BIOS, BIOS Setup 40. Шины расширения IBM PC. Назначение. Пропускная способность шины. Слоты. 41. Основные характеристики шин ISA, PСI, PCI –Exspress. 42. Системные ресурсы IBM PC. 43. Прерывания IBM PC. Виды прерываний. Вектор прерывания. 44. Функции контроллера прерываний. 45. Реакция системы прерывания на запрос IRQ. 46. Немаскируемые аппаратные прерывания. 47. Системный порт. 48. Системный таймер. Назначение каналов. Прочитайте вопросы к экзамену. Найдите и прочитайте ответы на вопросы. Если что - то не понятно, запишите и задайте эти вопросы преподавателю во время сессии. Основные характеристики ЭВМ ЭВМ – это комплекс технических и программных средств, предназначенных для автоматизации подготовки и решения задач пользователя. Архитектура ЭВМ – это многоуровневая иерархия аппаратно-программных средств, из которых строится ЭВМ. Каждый из уровней допускает многовариантное построение и применение. Детализацией архитектурных построения ЭВМ заминаются различные категории специалистов. Инженеры – схемотехники проектируют технические средства и разрабатывают методы сопряжения их друг с другом. Системные программисты создают программы управления техническими средствами, информационного взаимодействия между уровнями. Прикладные программисты разрабатывают пакеты программ более высокого уровня, которые обеспечивают взаимодействие пользователей с ЭВМ и необходимый сервис при решении ими своих задач.
Характеристики ЭВМ 1.Быстродействие. Число команд, выполняемых за одну секунду. Сравнение по быстродействию различных типов ЭВМ (суперкомпьютер, мейнфрейм, ПЭВМ), отличающихся друг от друга своими характеристиками, не обеспечивает достоверной оценки, поэтому используют характеристику производительность. Производительность – это объем работ, осуществляемых за единицу времени. 2.Емкость запоминающих устройств. Количество структурных единиц, которое может одновременно находится в памяти. Структурной единицей является байт. 3. Надежность. Это способность ЭВМ при определенных условиях выполнять требуемые функции в течение заданного интервала времени. Надежность закладывается в процессе проектирования и производства ЭВМ. Надёжность увеличивается при использовании СБИС (Сверхбольших интегральных схем), т.к. позволяет сократить число используемых интегральных схем и число соединений их друг с другом. Хорошо продумывается компоновка компьютера и обеспечиваются требуемые режимы работы (охлаждение, защита от пыли). 4.Точность. Способность ЭВМ различать почти равные значения. Точность получения результатов обработки определяется разрядностью ЭВМ, т.е. количеством разрядов, отводимых для размещения чисел (вещественные числа), т.к. точность целых чисел не зависит от разрядности и равна 1. 5. Достоверность. Свойство информации быть правильно воспринятой. Достоверность характеризуется вероятностью получения безошибочных результатов. Уровень достоверности обеспечивается аппаратно-программными средствами контроля самой ЭВМ (программа POST). Возможны методы контроля достоверности путём решения эталонных задач, где результат уже известен и выполнением повторных расчётов.
Принципы построения ЭВМ Принципы фон Неймана 1. Программное управление работой ЭВМ. Программа состоит из отдельных шагов – команд. 2. Принцип условного перехода. Возможность изменять последовательность вычислений в зависимости от полученных результатов. 3. Принцип хранимой программы. Команды представляются в числовой форме и хранятся в том же ОЗУ, что и данные для вычислений. 4. Использование двоичной системы счисления для представления информации. 5. Принцип иерархичности запоминающихся устройств. Наиболее часто используемые данные хранятся в быстром ЗУ сравнительно малой емкости (внутренняя память - оперативная память, постоянная память). Редко используемая информация хранится в медленном ЗУ, но значительно большей ёмкости.
Классификация памяти Память – это устройство предназначенное для приема, хранения и выдачи информации. Память делится на внутреннюю и внешнюю. Внутренняя память компьютера непосредственно доступна процессору, из этой памяти он берёт команды и данные, и записывает результаты. Внутренняя память – это электронная быстродействующая память сравнительно малых объемов. Подразделяется на: - оперативную память (ОП) (объем 1 Гбайт, время доступа 40 нс); - постоянную память (ПП) (объем 256 Кбайт, время доступа 60 нс); - сверхоперативную память (КЭШ) (объем 2Мбайта, время доступа 4 нс). Внешняя память – это в основном электронно-механические устройства, имеющие сравнительно низкое быстродействие, но большую ёмкость. Например, накопители на гибких магнитных дисках (НГМД), накопители на жестких магнитных дисках (НЖМД, винчестеры). Программа, находящаяся на внешней памяти, непосредственно процессору не доступна. Чтобы программа выполнялась процессором, она должна быть предварительно скопирована в ОП. По способу доступа к информации память делится на адресную и ассоциативную. Адресный принцип предусматривает наличие у каждой ячейки уникального номера – адреса, который указывается при каждом обращении к памяти. Адресная память - ОП, ПП. В ассоциативной памяти поиск информации осуществляется по содержимому определенных разрядов, хранящихся там кодов – признаку. Внутренняя память бывает с последовательным и с произвольным доступом. Произвольный доступ обеспечивает возможность обращения к любой ячейке (ОП, ПП). При последовательном доступе занесение информации происходит в порядке увеличения адресов, а считывание - в порядке уменьшения адресов, такая память работает по принципу «последним пришёл – первым ушёл» - стековая память. Оперативная память предназначена для хранения информации, используемой процессором. Режимы работы: - хранение, пока есть напряжение питания компьютера - запись - считывание. Постоянная память предназначена для длительного хранения информации до 100 лет. Режимы работы: - хранение и считывание. Занесение информации осуществляется с помощью специальных устройств - программаторов, либо с помощью специальных программ – утилит. Пакетный цикл Обмен между процессором и памятью может осуществляться пакетными циклами. Стандартный пакет цикл состоит из четырёх передач, при каждой передаче передается количество байт, равное разрядности шины данных процессора. При пакетном обмене адрес ячейки процессор передает только для первой передачи, остальные адреса в пакете формирует контроллер ОП, либо интегральная микросхема. Например пакетный цикл: 5-2-2-2 Цифры обозначают количество тактов системной шины, необходимое для передачи. Первая передача цикла осуществляется за пять тактов; вторая, третья, четвертая передачи - соответственно за два такта. Частота системной шины 100 МГц. Такт (Т)- это период.
50нс-20нс-20нс-20нс
Модули оперативной памяти
Модуль – это печатная плата с установленными на неё ИМС динамической оперативной памяти. SIMM 30 pin.
Количество контактов разъема 30. Все контакты расположены с одной стороны разъема. Шина данных D7-D0 Разрядность шины данных 8 бит=1 байт Шина адреса МА 10 – МА 0, Разрядность шины 11 бит Разрядность адреса ячейки
Максимальное количество ячеек
Организация модуля 4Мх8 бит (4Мх1Б) Максимальная ёмкость 4 МБайта Шина управления. RAS – строб адреса столбца; CAS – строб адреса строки; WE – режим работы. Модули используют контроль по паритету (по чётности). К передаваемому байту добавляется контрольный бит (DP). Передаваемый байт и контрольный бит содержать чётное количество единиц. Такой контроль позволяет обнаружить нечетное количество ошибок. Число «5»
Число«7»
SIMM 72 pin. Количество контактов разъема 72. Все контакты расположены с одной стороны разъема. Шина данных D31-D0- 32 бит. Разрядность ячейки 4 байта Используется контроль по паритету (по чётности) DР3-DР0 – биты контроля чётности. Шина адреса: МА9-МА0 – 10 бит Разрядность адреса ячейки в блоке 20 бит Максимальное количество ячеек в блоке Организация блока 1Мх4Б Максимальная ёмкость блока 4 МБ Модуль может содержать 16 блоков, номер блока поступает по линиям BS3-BS0. Максимальная ёмкость модуля 16 блоков х 4Б=64МБ Шина управления RAS3 - RAS0 - строб адреса строки CAS3 – CAS0 - строб адреса столбца WE – режим работы.
Модули комплектуются ИМС. FPM, EDO, BEDO. Информация об объёме, быстродействии, типе используемых ИМС передается четырёхразрядным кодом по линиям PD3 – PD0 –это параметры идентификации модуля. Организация модулей SIMM
DIMM модули Модули первого поколения Часть адресных и управляющих сигналов буферизированы. Модули создают минимальную нагрузку на шину памяти, но буферные ИМС вносят дополнительную задержку ≈ 5 нс. Модули комплектуются ИМС асинхронной DRAM (FPM, EDO, BEDO). Напряжение питания в основном 5 В. Применяется параллельная идентификация – параметры: быстродействия, скорость и типа ИМС, передаются через 8 выводов идентификации PD8-PD1. Ёмкость модулей от 8 МБ до 256МБ
Модули второго поколения
Комплектуются ИМС FPM, EDO, SD RAM В модулях используется последовательная идентификация параметров по двухпроводному интерфейсу I2C. Параметры идентификации хранятся в энергонезависимой памяти 24С02 (EEPROM) Используются модули, у которых входные – выходные цепи не буферизированы, эти модули сильнее загружают шину памяти, но позволяют реализовать максимальное быстродействие. Можно подключить 1-4 модуля. Емкость модулей 8 МБ- 512 МБ. Используются модули синхронной памяти, у которых адресные и управляющие сигналы буферизированы регистрами (Registered DIMM) Эти модули меньше загружают шину памяти, что позволяет получить больший объём памяти. Объём модулей 64МБ – 1024 МБ DIMM – 184 pin Комплектуются ИМС DDR SDRAM Ключ один между 52 и 53 контактами. Если ключ смещён влево Uпит- 2, 5В, если по центру – 1, 8В. Есть модули, использующие буферизацию регистрами и без них. Идентификация последовательная. Емкость модулей от 64МБ до 1ГБайта. DIMM – 240 pin Комплектуются ИМС DDR2 SDRAM Напряжение питания 1, 8В. Есть модули, использующие буферизацию регистрами и без них. Идентификация последовательная. Емкость модулей от 256МБ до 4ГБайт.
Банк памяти Банк определяет наименьшее количество памяти, которое может быть адресовано процессором за один раз, что соответствует разрядности шины данных процессора. Банк обеспечивает равенство шины данных МП (микропроцессор) и разрядности ячейки памяти. Согласно этому определению в банке устанавливается определенное количество модулей памяти с целью увеличения разрядности ячейки ОП. Модули в банке должны иметь одинаковый тип ИМС, т.к. работают одновременно. Разрядность шины данных МП.
Например, МП 80486, SIMM 72 pin, организация модуля 2Мх32 Шина данных МП –32, следовательно, разрядность ячейки должна быть 32 бита, для этого банк должен содержать один модуль, т.к. разрядность ячейки модуля 32 бита. Например, МП Pentium SIMM 2Мх32 Шина данных МП –64, следовательно, разрядность ячейки должна быть 64 бита, для этого банк должен содержать два модуля, при этом организация банка - -2Мх64 или 2Мх8Б, емкость банка - 16МБ. Например, SIMM 4Мх36, организация ИМС 4Мх4. Шина данных МП 64. Максимальное количество адресов, формируемое контроллером памяти 16М. предлагается ответить на вопросы: - количество ИМС на модуле организация модуля 4Мх36 организация ИМС 4Мх4 36: 4=9 ИМС - Размер банка по определению банка 64 бит = 8 байт - Минимальное количество модулей и полученный при этом объём памяти шина данных МП 8 байт, разрядность ячейки модуля 32 (4 байта) Количество модулей в банке: ШД МП: разрядность ячейки = 8: 4=2 Объём модуля 4Мх4Б = 16 МБ
Организация банка 4Мх64 (Организация указывает количество ячеек (4М) и разрядность ячейки (64 бита) Объём памяти 16МБ х 2 = 32МБ Объём модуля 4Мх4Б=16МБ - Максимальное количество модулей памяти и полученный объём памяти Для определения количества банков следует максимальное количество адресов ОП разделить на количество адресов в банке 16М: 4М=4 банка Максимальное количество модулей 4 банка х 2 модуля=8 модулей
Объём памяти 16МБ х 8=128МБ -Используется контроль или нет? Да, т.к. 32+4=36, т.е 32 бита информационных и 4 бита контрольных. КЭШ память Предназначена для согласования сравнительно медленной ОП с быстрым МП. КЭШ – буферная сверхоперативная память небольшого объёма, предназначенная для хранения копий блоков ОП. КЭШ – тайник, т.е. память скрыта от программиста в том смысле, что он не может её адресовать (нельзя указать адрес ячейки КЭШ – памяти ни в одной команде микропроцессора). Архитектура Cache – памяти
В зависимости от способа определения взаимного соответствия строки КЭШ и области ОП различают: - КЭШ прямого отображения; - наборно –ассоциативный КЭШ; - ассоциативный КЭШ. В КЭШ прямого отображения каждый блок оперативной памяти может копироваться только в одну строку КЭШ. В наборно – ассоциативном КЭШ строки объединяются в наборы, например, набор КЭШ первого уровня микропроцессора Pentium состоит из двух строк. Блок ОП может копироваться в одну из строк набора. В ассоциативном КЭШ блок ОП может копироваться в любую строку КЭШ.
Алгоритмы кэширования
Определяют эффективность использования КЭШ. Существует два вида КЭШ: 1. WRITE Trougth (WT) - КЭШ со сквозной записью; 2. WRITE Back (WB) - КЭШ с обратной записью.
КЭШ с отложенной записью (WВ)
Запись данных происходит в КЭШ память, если там присутствует адрес приёмника. В случае КЭШ – промаха информация записывается непосредственно в ОП. Обновление информации в ОП выполняется только при определении условиях: - когда какое – либо устройство через канал прямого доступа к памяти запрашивает не обновленные данные в ОП; - когда строка КЭШ потребовалась для записи в неё других данных.
Целые данные. Прямой код.
Структура целых данных со знаком. Разрядная сетка 8 бит.
Цифровые разряды прямого кода содержат модуль представляемого числа, а в знаковом разряде (старший бит № 7) указывается 0, для положительных чисел и 1 для отрицательных чисел, т.е. «+» кодируется 0; « – » кодируется 1.
Например, число +1810 = +100102
число -1810 = - 100102
При сложении в прямом коде чисел с разными знаками, для определения знака суммы приходится определять большее по модулю число, поэтому этот код не используется для представления целых данных со знаком.
Обратный код.
Обратный код двоичного числа представляемого в n разрядной сетке определяется как:
Где В - величина наибольшего числа без знака, размещающегося в n – разрядной сетке. В = 2n – 1 Дополнительный код. Дополнительный код числа G, представляемого в n – разрядной сетке определяется как
Дополнительный код двоичного отрицательного числа может быть получен из обратного кода, путем прибавления к нему 1.
Получим дополнительный код числа +18
У положительных чисел прямой, обратный и дополнительный код имеют одинаковое представление. Получим обратный код числа –18
10010010 – прямой код 11101101 – обратный код + 00000001 11101110 – дополнительный код
Целые данные без знака.
а) Байт без знака Разрядная сетка 8бит (1 Байт).
Диапазон чисел от 0 до +2n – 1, т.е. от 0 до 255. б) Слово без знака Разрядная сетка 16 бит (2 Байта) Диапазон чисел от 0 до 216 – 1, т.е. от 0 до 65535
в) Двойное слово без знака Разрядная сетка 32 бита (4 Байта) Диапазон чисел от 0 до 232 – 1.
Символьные данные
Данные типа «Указатель» Диспетчер памяти
Состоит из блока сегментации и блока страничной адресации. Он осуществляет формирование физического адреса. Сегментированная память представляет собой набор сегментов, характеризуемых определенным атрибутами: 1. расположение (определяется базовым адресом) 2. размер (определяется режимом работы МП) 3. тип сегмента: · программный сегмент (сегмент кода); · сегмент данных; · сегмент стека 4. характеристика защиты МП содержит шесть 16-разрядных сегментных регистров, которые хранят селекторы сегментов. По селектору диспетчер памяти формирует базовый адрес сегмента. Селектор – содержимое сегментного регистра.
1 Селектор в CS обеспечивает обращение к текущему программному сегменту 2 Селектор в SS обеспечивает обращение к текущему сегменту стека 3 Селекторы в DS, ES, GS, FS обеспечивают обращение к текущим сегментам данных.
При запуске программы управления получает специальная программа операционной системы ЗАГРУЗЧИК, которая определяет свободные сегменты в ОП, обеспечивает копирование программы из внешней памяти в эти сегменты и загружает селекторы в сегментные регистры. Селектор сегмента данных присваивается глобальной константе @data и загружается в сегментный регистр программистом командами, таким образом программист может выбрать сегментный регистр сегмента данных.
MOV AX, @data MOV DS, AX
Селектор: смещение В реальном режиме работы логический адрес база: смещение Вместо селектора можно указывать сегментный регистр Выбор сегментных регистров и относительного адреса
Система прерываний
Прерывание – это переход на специальную программу (обработчик прерывания) с последующим возвратом в прерванную программу. 1.Программные прерывания Вызываются командой INT номер прерывания. Например, MOV AH, 4Ch INT 21h Завершить работу программы и передать управление операционной системе. 2. Исключения или ловушки Этот вид прерывания формируется блоками МП (например, деление на нуль). Фирма Intel для этого вида прерываний выделяет 32 вектора прерывания. 3. Аппаратные прерывания Формируются аппаратурой компьютера. Логический адрес обработчика прерывания хранится в векторе прерывания. Разрядность вектора прерывания 4 байта.
Младшее слово хранит относительный адрес, старшее слово - селектор. Векторы прерывания размещаются в нулевом сегменте ОП, в ячейках с адресами 00000h-003FFh.Векторы прерывания в памяти размещает программа POST. Всего 256 векторов.
Аппаратные прерывания МП Бывают: немаскируемые (запросы поступает на входы NMI и SMI МП) и маскируемые (запрос поступает на вход INTR МП) Маскируемые аппаратные прерывания Микропроцессору можно запретить реагировать на запрос, поступающий на вход INTR, обнулив флаг прерывания IF командой CLI. Разрешить МП реагировать на прерывания можно, установив в «1» флаг IF командой STI.
Программируемый контроллер прерывания (ПКП) В компьютере IBM PC AT ПКП состоит из двух ПКП. - ведущий ПКП. К нему подключатся линии прерываний IRQ0- IRQ7.Из пространства ввода-вывода для него выделены адреса 20h- 21h - ведомый ПКП. Подключается по второму входу ведущего ПКП. К ведомому ПКП подключаются линии IRQ8- IRQ15. Из пространства ввода-вывода за ним закрепляется адреса А0h; А1h. Программная модель ПКП соответствует ИМС i8259. Каждый ПКП содержит три восьми разрядных регистра: 1. IRR фиксирует запросы, поступившие на входы 7-0 ПКП 2. IMR – регистр масок. Хранит маскируемые (запрещённые) входы ПКП. Установка бита в «1» запрещает ПКП реагировать на соответствующий вход (в IRR запрос фиксируется) 3. ISR- регистр обслуживаемых прерываний. Хранит обслуживаемые прерывания. Установка в «1» бита в регистре ISR предотвращает прерывание от этого входа и всех других входов с меньшими преритетами. После установки бита в регистре ISR соответствующий бит в регистре IRR обнуляется. Функции ПКП 1. Принимает запросы в компьютере по линиями IRQ15 - IRQ0. 2. Присваивает фиксированные или циклически изменяемые приоритеты входам ПКП. 3. Формирует и передаёт по шине данных микропроцессору код команды CALL и адрес вектора прерывания (CALL – переход на подпрограмму). Реакция системы прерывания на запрос. Рассмотрим на примере прерывания от клавиатуры. Поступил запрос от клавиатуры на первый вход ведущего ПКП (смотри рисунок). Этот запрос фиксируется в регистре ISR установкой в «1» первого разряда. Проверяется содержимое первого разряда регистра IMR. Если IMR [1] равен 0, то ПКП может реагировать на запрос и этот запрос поступает на шифратор приоритетов. Если запросов с более высоким приоритетом нет, то ПКП формирует сигнал на выходе INT, который поступает на вход INTR МП. МП проверяет флаг прерывания IF. Если IF равен 1, т.е. прерывания разрешены. МП завершает выполнение текущей команды и переходит на выполнения цикла магистрали – «подтверждение прерывания», формируя на выходах М/IO#- 0, D/C# - 0, W/R#- 0. Системный контроллер по этому коду формирует сигнал, поступающий на вход INTА ПКП. ПКП обнуляет первый разряд в регистре IRR и устанавливает в «1» первый разряд в регистре ISR. ПКП по шине данных передает МП код команды CALL и адрес вектора прерывания. Адрес вектора формирует ПКП, прибавляя к базовому адресу вектора 08h, который загружается в ПКП приказом инициализации ICW2, номер входа ПКП. Адрес вектора - 08h + 1 = 09h. Адрес вектора, полученный от ПКП, микропроцессор умножает на четыре, т.к. вектор в памяти занимает четыре байта и получает относительный адрес вектора в памяти. Операцию умножения на четыре можно заменить сдвигом влево на два разряда.
0000h: 0024h - логический адрес вектора прерывания.
МП считывает содержимое вектора прерывания. Младшее слово (относительный адрес) загружает в счётчик команд IP. Старшее слово (селектор) загружает в сегментный регистр CS. Диспетчер памяти формирует физический адрес первой команды обработчика прерывания, процессор считывает первую команд, таким образом осуществляется переход на выполнение обработчика.
Немаскируемые аппаратные прерывания
Обрабатываются МП не зависимо от состояния флага IF. К ним относятся прерывания, поступающие на входе INT МП. А для МП, поддерживающих режим системного управления ещё по линии SMI. Немаскируемые прерывания NMI Сигналы на входе NMI формируются схемами контроля по паритету памяти, либо схемами контроля шин расширения и поступают по линиям IOCHK шины ISA, SERR шины PCI. Запретить запросам, поступающим от схем контроля, поступать на вход NMI можно, обнулив второй и третий разряды системного порта 61h. Обработчик прерывания NMI располагается по вектору с адресом 0h. Обработчик прерывания определяет источник прерывания, анализируя разряды 7 и 6 порта 61h. Вложенности прерываний нет, т.е. если во время обработки немаскируемого прерывания снова появится сигнал NMI повторный вызов обработчика возможен только после выполнения команды IRET (выход из подпрограммы). Немаскируемые прерывания SMI Прерывания на входе SMI возникают от схем чипсетов, участвующих в управлении энергопотреблением. При возникновении прерывания МП переходит в режим SMM. В памяти SM RAM, а не в стеке сохраняется слово состояние микропроцессора (адрес следующей команды и регистр флагов). Затем начинается исполнение обработчика прерывания, расположенного по определенному адресу в памяти SM RAM. В режиме SMM прерывания запрещены, выход из режима SMM происходит при выполнении команды RSM, которая завершает обработчик прерывания.
Системный порт РС/АТ
Восьмибитный системный порт с адресом 61h пришел в архитектуру АТ на смену порту 8255, поскольку обслуживание клавиатуры перешло на микроконтроллер 8042, а переключатели конфигурации заменили на CMOS – память, функции системного порта РС/АТ свелись к следующим - управление звуком; - разрешение и идентификация немаскируемых аппаратных прерываний NMI.
Назначение бит системного порта АТ (061h): -7R – РСК – ошибка четности ОЗУ или сигнал – SERR# на шине РСI; - 6R – IOCHK- ошибка на шине; - 5R – Т20 - выход второго канала системного таймера; - 4R – RFD – регенерация памяти; -3R/W –EIC – разрешение контроля канала; -2R/ W – ERP – разрешение контроля ОЗУ и сигнала SERR# шины РСI; -1 R/ W SPK – управление звуком; -0 R/ W T2G – вход второго канала системного таймера; (R – бит доступен для чтения; W – бит доступен для записи)
Системный таймер В IBM PC с микропроцессорами до i286 использовались микросхемы 8253 и 8254, представляющие собой трехканальные программируемые счетчики – таймеры. На системных платах с более современными микропроцессорами функции системного таймера берет на себя chipset (сверхбольшая интегральная микросхема). Системный таймер содержит три канала. Каждый канал содержит регистр - защелку и счетчик, разрядность которых 16 бит. Внутренние счетчики таймера имеют разрядность 16 бит, но обмен с ними возможен только 8 –битными данными. При этом можно задавать значение только младшего байта счетчика (LSB), только старшего байта (MSB) или обоих (LSB/MSB), причем сначала передается младший, а потом старший байт. Назначение каналов таймера - генерация прерываний от системных часов; - генерация запросов на регенерацию памяти; - генерация звуковых сигналов. Входная частота всех каналов 1, 19318 МГц. Программирование таймера осуществляется записью байт в управляющий регистр по отдельности для каждого канала. Адрес управляющего регистра 043h.
Вопросы к экзамену 1. Определение системы счисления. Позиционные, непозиционные системы счисления. Основание системы счисления. Формула разложения. 2. Правила перевода целых чисел и правильной дроби из одной системы счисления в другую. 3. Логические элементы: коньюнктор, дизьюнктор, инвертор, исключающее ИЛИ. УГО. функции. 4. Закон функционирования асинхронного RS триггера с прямыми входами. Схема на логических элементах. УГО. Временные диаграммы работы. 5. Назначение регистра памяти. УГО. Назначение входов – выходов регистра. 6. Назначение счетчика. Модуль счетчика. УГО. Временные диаграммы работы. 7. Принципы Неймана. 8. Характеристики ЭВМ. Быстродействие. Производительность. Надежность. 9. Характеристики ЭВМ. Точность. Достоверность. Емкость запоминающих устройств. 10. Классификация памяти: внутренняя память, внешняя память, адресная память, ассоциативная память. 11. Классификация памяти: оперативная память, постоянная память, память с последовательным доступом, память с произвольным доступом. 12. Основные характеристики памяти. 13. Интегральные микросхемы статической оперативной памяти. УГО. Назначение входов – выходов. Определение по УГО организации и емкости ИМС. 14. Интегральные микросхемы динамической оперативной памяти. УГО. Назначение входов – выходов. Определение по УГО организации и емкости ИМС. Временная диаграмма режима «Чтение». 15. Пакетный цикл обмена микропроцессора и памяти. |
Последнее изменение этой страницы: 2016-05-28; Просмотров: 1245; Нарушение авторского права страницы
