|
Архитектура Аудит Военная наука Иностранные языки Медицина Металлургия Метрология Образование Политология Производство Психология Стандартизация Технологии |
|
|
Архитектура Аудит Военная наука Иностранные языки Медицина Металлургия Метрология Образование Политология Производство Психология Стандартизация Технологии |
Параллельный регистр на D-триггерах.Стр 1 из 8Следующая ⇒
Параллельный регистр на D-триггерах.
Заменив в структурной схеме на RS-тригерах на D триггеры, мы получаем паралл. регистр с однофазными входами. Использ. такой структуры позволяет увеличить быстродейств. Регистра в два раза, т.к. D-тригер уст. на выходе значение, которое было на входе за 1 такт и при этом для его верной работы необходимо уст. нач. значения.
Разрядная схема параллельного регистра, реализующая запись с двух направлений.
Использую различные комбинационные схемы можно разработать разрядную ячейку (триггер в регистре), реализующую необходимый алгоритм работы параллельных триггеров, например схему обеспечивающую запись данный в регистр из 2х направлений. Например: При С0 =1 и С1=0 в триггер будет записана. инфо с канала х, а при С0 =0 и С1=1 с канала y. Используя такие схемы можно построить многотактные параллельные регистры.
Вход S/p – вход выбора режима работы регистра. Если сигнал на этом входе=0, элемент DD1 при любом значении тактового входа С блокирует переключение триггеров разрядных схем. Одновременно выходной сигнал инвертора DD2 преобразует элементы «2И-НЕ» DD3 и DD5 в инверторы и сигналы, присутствующие на входе D0 и D1, перезаписываются в разрядные схемы. Элементы DD4 и DD6 в таком режиме работают как инверторы и предотвращают подачу на асинхронные входы R и S двух активных уровней.
В регистр 2-й разрядной схемы перезаписывается информация с выхода перворазрядной и т. д. Регистр осуществляет последовательный прием данных и сдвиг полученной информации на такт влево. УГО регистра Если регистр сдвигает информацию из старшего разряда, то на УГО стрелка направлена вправо и наоборот; если в обе стороны, - регистр равновесный (необходим дополнительный вход, т. е. дополнительный элемент «2И-ИЛИ») Фрагмент схемы реверсивного сдвигающего регистра
При этом в сдвигающих регистрах используются только двухтактные триггеры или триггеры с динамическим управлением. Это гарантирует сдвиг информации только на 1 разряд за 1 такт синхронизации
Реверсивный счетчик на Т-триггерах. Счетчик – это последовательное устройство предназначенное для счета входных импульсов и фиксации их числа в двоичном коде. Строятся на N однотипных связанных между собой разрядных схем, каждая из этих схем в общем случае состоит из триггера и комбинационной схемы, для формирования управляющих сигналов.
За счет изменения вида межразрядных связей можно получить как суммирующий счетчик так и вычитающий. Такой счетчик называется реверсивный.
Временная диаграмма работы счетчика
Мультиплексор. Таблица истинности. Мат. описание. Принципиальная схема. Мультплексор – это комбинированное лог. устройство предназначенное для управляемой передачи данных от нескольких источников инф. в один выходной канал.Мультиплексор работает по команде на его входы. Типовое применение: передача инф. от N разнесенных в пространстве источников к одному приемнику. Мультиплексор имеет 2 групповых входов: адресную (N входов ) и информационную(2^N входов) Таблица истинности
Логическая функция мультиплексора: Q= D0* Демультиплексор. Таблица истинности. Мат. описание. Принципиальная схема. При передаче сигнала от неск. источников по 1 каналу с разделением по времени исп. дем-ры, которые распред. инф-ю из 1 источника(канала) между несколькими приёмниками. Деем-р имеет один инф. вход и несколько выходов. Он представляет собой устройство, которое осуществляет коммутацию информационного входного сигнала на один из выходов, имеющему адрес (номер), задаваемый на входах управления.
Формулы переключения:
Шифратор. Таблица истинности. Мат. описание. Принципиальная схема. Шифраторы – преобр. кода из одного вида в другой. Примером является преобр. кода из десятичной системы счисления в двоичную. Кодам шифратора последовательно присваивается значение десятичных чисел. Поэтому подача логического сигнала на один из входов шифратора воспринимается им, как подача соответствующего десятичного числа. Поданный на вход сигнал на выходе преобразуется в двоичный код. По определению данный шифратор имеет < = 2n входов, где n – количество выходов. Такого типа шифратор имеет ТИ:
Используя ТИ, запишем функции Q3, Q2, Q1, Q0: Q3=X8+X9 Q2=X4+X5+X6+X7 Q1=X2+X3+X6+X7 Q0=X1+X3+X5+X7+X9 Полученные функции позволяют создать лог. схему, реализующую преобразование десятичного кода в двоичный:
Анализ схемы показывает, что вход Х0 не используется для преобразования кода, поэтому схема воспринимает отсутствие сигналов на входах Х1-Х9 как 0. Основное применение такие схемы получили в вводе информации с клавиатуры.
Цифровой компаратор. Таблица истинности. Математическое описание. Принципиальная схема Цифровой компаратор – комбинационное логическое устройство, предназначенное для сравнения чисел в двоичном коде. Количество входов компаратора определяется разрядностью сравниваемых кодов. Обычно формируется 3 сигнала: F= (равенство кодов), F> (числовой эквивалент 1ч> 2ч), F<. Работу компаратора 2-х 1-разрядных входов можно объяснить таблицей переходов Таблица переходов
F= = F> = F< =
Логическая схема компаратора
При большом количестве разрядов таблицы переходов очень большие, устройства реализовать сложно, поэтому используется блочное конструирование. Для этого задачу разбивают на более простые составляющие. Пример блочного конструирования (основа – одноразрядный цифровой компаратор) F==F=1*F= F> =F1> +F1=*F0> F< = Разработка логических схем включает выполнение однотипных операций и-или-не. Для упрощения схемы, уменьшения числа выходов, увеличения быстродействия и надежности существует класс микросхем, реализующий функции и-или-не. Например, 555лр5
Счетчики в коде Грея Код Грея известен с 70-х годов 19 в., однако только в середине 50-х годов 20 в. Грей применил его для построения преобразователя угловых перемещений в цифровой код, обладающего явными преимуществами перед преобразователем с двоичным кодом. Цифровой код Грея относится к кодам, у которых при переходе от любой кодовой последовательности изменяется только один бит. В цифровой схемотехнике применение такого кода позволяет избежать в счетчике переключения одновременно несколько разрядов. Одновременное переключение многих элементов создает такие нагрузки на цепь питания схем, которые могут привести к сбоям в системе. В некоторых элементарных схемах со значительным количеством элементов применение двоичных счетчиков с большой разрядностью запрещается, а они заменяются по коду Грея с последующим преобразованием результата в двоичный код. Сложность счетчика Грея незначительно отличается от двоичного, преобразователь кода также относительно прост. Построить счетчик Грея просто используя таблицу переключений, а последовательность кодовых комбинаций описывается:
Счетчики в коде «1 из N» Их применяют в синхронизации управления и др. цифровых устройствах. На их основе получают импульсную последовательность с заданными временными диаграммами. Для построения счетчика «1 из n» временные диаграммы разбивают на части – кванты, каждый из которых соответствует минимальному времени интервала временной диаграммы. В этом случае входную последовательность счетчика можно представить в виде генератора, частота которого = m/T, где m- число квантов в периоде Т.
Входные импульсы задающего генератора после прохождения счетчика «1 из n» распределяют каждый квант во времени и пространстве. Часто счетчик «1 из n» называют разделителем тактовых сигналов(импульсов).
Счетчик Джонсона. Кольцевой регистр с перекрёстной ОС наз. сч. Джонсона. Счетчик Джонсона имеет коэффициент пересчета, вдвое больший числа составляющих его триггеров. В частности, если счетчик состоит из трех триггеров (m=3), то он будет иметь шесть устойчивых состояний. Счетчик Джонсона используется в системах автоматики в качестве распределителей импульсов. Для построения кольцевого счетчика достаточно соединить инверсный выход последнего триггера регистра (последнего разряда) с входом “D” (с входом, предназначенным для ввода последовательной информации) первого триггера.
После поступления последующих трех синхроимпульсов регистр обнуляется и на его вход “D” снова подается уровень “1”. Таким образом, цикл повторения состояния кольцевого счетчика состоит из шести тактов синхросигнала. Как видим, при работе в начале от первого триггера до последнего триггера распространяется “волна единиц”, а затем “волна нулей”.
Полиномиальные счетчики. Полиномиальные счетчики (сдвигающие регистры с линейными обратными связями, генераторы псевдослучайных последовательностей, линейные автоматы на основе сдвигающих регистров) используются для тестирования диагностики цифровых устройств, для решения задач математического моделирования.
Автомат линеен, если схемы выработки функций выходов и функций возбуждения D-триггеров, образующих память автомата, линейны (эти схемы составлены только из сумматоров по модулю 2). Возможная реализация автономного линейного автомата — сдвигающий регистр с обратными связями через сумматоры по модулю 2. Такие автоматы применяются в генераторах псевдослучайных чисел и последовательностей и устройствах циклического кодирования.
Общая структура сдвигающего регистра с линейной обратной связью
Одноразрядный сумматор Сумматор - комбинационная схема, предназначенная для сложения чисел, представленных в двоичном коде. Функция, описывающая работу одноразрядного сумматора:
Такая функция может быть реализована на логических элементах различного типа. Рассмотрим сумматор, построенный на основе полусумматоров.
Время проведения операции в таком сумматоре будет определяться как: tп∑ =2*tп=6tsp Бит переноса будет формироваться быстрее: 5tзад
Структура ОЗУ типа 2D. В структуре 2D (рис. 9.1) запоминающие элементы ЗЭ организованы в прямоугольную матрицу размерностью
где
Рисунок 9.1 – Структура ЗУ типа 2D
Дешифратор адресного кода DC при наличии разрешающего сигнала CS активизирует одну из выходных линий, разрешая одновременный доступ ко всем элементам выбранной строки, хранящей слово, адрес которого соответствует номеру строки. Элементы одного столбца соединены вертикальной линией – внутренней линией данных (разрядной линией, линией записи/считывания). Элементы столбца хранят одноименные биты всех слов. Направление обмена определяется усилителями чтения/записи под воздействием сигнала R/W (Read– чтение, Write – запись). Структура типа 2D применяется лишь в ЗУ малой информационной емкости, т. к. при росте емкости проявляется несколько ее недостатков, наиболее очевидным из которых является чрезмерное усложнение дешифратора адреса (число выходов дешифратора равно числу хранимых слов).
Структура ОЗУ типа 3D. Структура 3D позволяет резко упростить дешифраторы адреса с помощью двухкоординатной выборки запоминающих элементов. Принцип двухкоординатной выборки поясняется (рис. 9.2, а) на примере ЗУ типа ROM, реализующего только операции чтения данных. Здесь код адреса разрядностью n делится на две половины, каждая из которых декодируется отдельно. Выбирается запоминающий элемент, находящийся на пересечении активных линий выходов обоих дешифраторов. Таких пересечений будет как раз:
Суммарное число выходов обоих дешифраторов составляет:
что гораздо меньше, чем Структура типа 3D, показанная на рис. 9.2, а для ЗУ с одноразрядной организацией, может применяться и в ЗУ с многоразрядной организацией, приобретая при этом «трехмерный» характер. В этом случае несколько матриц управляются от двух дешифраторов, относительно которых они включены параллельно. Каждая матрица выдает один бит адресованного слова, а число матриц равно разрядности хранимых слов.
Рисунок 9.2 – Структура ЗУ типа 3D с одноразрядной (а) организацией
Рисунок 9.2 – Структура ЗУ типа 3D с многоразрядной (б) организацией Структуры типа 3D имеют также довольно ограниченное применение, поскольку в структурах типа 2DM (2D модифицированная) сочетаются достоинства обеих рассмотренных структур – упрощается дешифрация адреса и не требуются запоминающие элементы с двухкоординатной выборкой.
Структура ОЗУ типа 2DM. ЗУ типа ROM (рис. 9.3, а) структуры 2DM для матрицы запоминающих элементов с адресацией от дешифратора DCx имеет как бы характер структуры 2D: возбужденный выход дешифратора выбирает целую строку. Однако в отличие от структуры 2D, длина строки не равна разрядности хранимых слов, а многократно ее превышает. При этом число строк матрицы уменьшается и, соответственно, уменьшается число выходов дешифратора. Для выбора одной из строк служат не все разряды адресного кода, а их часть An-1...Ak. Остальные разряды адреса (от Ak-1 до A0) используются, чтобы выбрать необходимое слово из того множества слов, которое содержится в строке. Это выполняется с помощью мультиплексоров, на адресные входы которых подаются коды Ak-1...A0. Длина строки равна m2k, где m – разрядность хранимых слов. Из каждого " отрезка" строки длиной 2k мультиплексор выбирает один бит. На выходах мультиплексоров формируется выходное слово. По разрешению сигнала CS, поступающего на входы ОЕ управляемых буферов с тремя состояниями, выходное слово передается на внешнюю шину. На рис. 9.3, б в более общем виде структура 2DM показана для ЗУ типа RAM с операциями чтения и записи. Из матрицы М по-прежнему считывается «длинная» строка.
Рисунок 9.3 – Структура ЗУ типа 2DM для ROM (a)
Рисунок 9.3 – Структура ЗУ типа 2DM для RAM (б)
Данные в нужный отрезок этой строки записываются (или считываются из нее) управляемыми буферами данных BD, воспринимающими выходные сигналы второго дешифратора DCY, и выполняющими не только функции мультиплексирования, но и функции изменения направления передачи данных под воздействием сигнала R/W.
Статистические ОЗУ (SRAM). RAM делятся на статические и динамические. В первом варианте запоминающими элементами являются триггеры, сохраняющие свое состояние, пока схема находится под питанием и нет новой записи данных. Во втором варианте данные хранятся в виде зарядов конденсаторов, образуемых элементами МОП-структур. Саморазряд конденсаторов ведет к разрушению данных, поэтому они должны периодически (каждые несколько миллисекунд) регенерироваться. В то же время плотность упаковки динамических элементов памяти в несколько раз превышает плотность упаковки, достижимую в статических RAM. Регенерация данных в динамических ЗУ осуществляется с помощью специальных контроллеров. Разработаны также ЗУ с динамическими запоминающими элементами, имеющие внутреннюю встроенную систему регенерации, у которых внешнее поведение относительно управляющих сигналов становится аналогичным поведению статических ЗУ. Такие ЗУ называют квазистатическими. Статические ЗУ называются SRAM (Static RAM). Статические ОЗУ можно разделить на асинхронные, тактируемые и синхронные (конвейерные). В асинхронных сигналы управления могут задаваться как импульсами, так и уровнями. Например, сигнал разрешения работы CS может оставаться неизменным и разрешающим на протяжении многих циклов обращения к памяти. В тактируемых ЗУ некоторые сигналы обязательно должны быть импульсными, например, сигнал разрешения работы CS в каждом цикле обращения к памяти должен переходить из пассивного состояния в активное (должен формироваться фронт этого сигнала в каждом цикле). Этот тип ЗУ называют часто синхронным. Здесь использован термин «тактируемые», чтобы «освободить» термин «синхронные» для новых типов ЗУ, в кот. организован конвейерный тракт передачи данных, синхронизируемый от тактовой системы процессора, что дает повышение темпа передач данных в несколько раз. Динамические ЗУ характеризуются наибольшей информационной емкостью и невысокой стоимостью, поэтому именно они используются как основная память ЭВМ. Т.к. от этой памяти требуется высокое быстродействие, разработаны многочисленные архитектуры повышенного быстродействия, перечисленные в классификации. Статические ЗУ в 4...5 раз дороже динамических и приблизительно во столько же раз меньше по информационной емкости. Их достоинством является высокое быстродействие, а типичной областью использования - схемы кэш-памяти.
Динамические ОЗУ(DRAM). RAM делятся на статические и динамические. В первом варианте запоминающими элементами являются триггеры, сохраняющие свое состояние, пока схема находится под питанием и нет новой записи данных. Во втором варианте данные хранятся в виде зарядов конденсаторов, образуемых элементами МОП-структур. Саморазряд конденсаторов ведет к разрушению данных, поэтому они должны периодически (каждые несколько миллисекунд) регенерироваться. В то же время плотность упаковки динамических элементов памяти в несколько раз превышает плотность упаковки, достижимую в статических RAM. Регенерация данных в динамических ЗУ осуществляется с помощью специальных контроллеров. Разработаны также ЗУ с динамическими запоминающими элементами, имеющие внутреннюю встроенную систему регенерации, у которых внешнее поведение относительно управляющих сигналов становится аналогичным поведению статических ЗУ. Такие ЗУ называют квазистатическими. Статические ЗУ называются SRAM (Static RAM), а динамические – DRAM (Dynamic RAM). |
Последнее изменение этой страницы: 2017-03-15; Просмотров: 1053; Нарушение авторского права страницы
Паралл. регистр – предназначен для вып. 1, 3, 4, 6-ой микроопераций над кодовыми словами, т.е. паралл. регистр обрабатывает инф. только в паралл. форме, поэтому образующие его ячейки несвязанны непоср. друг с другом.
Однотактный сдвигающий регистр с возможностью параллельной записи
Если вход S/p=1, - параллельная запись в триггер невозможна, т.к. ЛЭ DD3, DD6, независимо от входов параллельной записи D0 и D1 формируют на асинхронных входах R, S активные логические уровни. Одновременно с этим DD1 поступает в инвертор и по фронту импульса С вводит информацию в первую разрядную схему со входа V.
Элементы «2И-ИЛИ-НЕ» используют как мультиплексор, изменяющий направление передачи сигнала. При S=1 входы и выходы различных разделяющих схем соединяются так, чтобы происходил сдвиг информации влево, а при – впарво.
Схема реверсивного счётчика. Вход V задает вид межразрядных связей, а значит и тип счетчика. При V=0 вычитающий, при V=1 – суммирующий.
* 
*E + D1* 
ТИ: 
Исп-е дем-ра может существенно упростить построение логич.устр-ва, имеющего несколько выходов, на которых формируются различные логич.функции одних и тех же переменных. Внутренняя структура дем-ра: 
Пример реализации компаратора, построенного на такой основе с использованием элементов и, или, не
Для сравнения многоуровневых чисел устройства синтезируют при помощи таблицы переходов.
, где 
- разряд кода Грея, 
- разряд двоичного кода преобразованного в код Грея. Разряд левее старшего считается нулевым.
Предположим, что вначале все триггеры находятся в состоянии “0”, т.е. Q0= Q1=Q2=Q3=0. При этом на входе “D” первого триггера присутствует уровень “1”, т.к 
=1. Первым синхроимпульсом в триггер Т1 запишется “1”, вторым - единица запишется в первый триггер, из первого - во второй и т.д. до тех пор, пока на всех выходах регистра не будет “1”. После заполнения регистра единицами, на инверсном выходе триггера Т4 появится 
Случайные сигналы могут быть аналоговыми или цифровыми. Цифровой сигнал при этом представляется случайной последовательностью, элементами которой могут быть символы 0 и 1 или многоразрядные числа. Первому варианту обычно присваивается наименование случайной последовательности, второму — случайных чисел. Случайные сигналы характеризуются законами распределения, среди которых важное место занимает равномерный закон, т. к. сигналы с таким законом распределения имеют не только непосредственное применение, но и служат для получения сигналов с другими законами распределения путем определенной математической обработки.Для преобр-я случ.с-лов в др з-ны распред-я сущ-т мат алг-мы преобразоваиня из равномерного в др.
Анализируя аналитическую функцию одноразрядного сумматора можно увидеть, что на основе обычных логических элементов можно реализовать более простую схему.
, 
– информационная емкость памяти в битах; 
– число хранимых слов; 
– их разрядность.
при реальных значениях 
. Уже для ЗУ небольшой емкости видна эта существенная разница: для структуры 2D при хранении 1К слов потребовался бы дешифратор с 1024 выходами, тогда как для структуры типа 3D нужны два дешифратора с 32 выходами каждый. Недостатком структуры 3D в первую очередь является усложнение элементов памяти, имеющих двухкоординатную выборку.
