Проверка правильности выполнения электрической соединений в проектах программы Multisim 10.1

Вернёмся снова к этому вопросу, так как он имеет принципиальное значение при использовании в одной схеме моделирования компонентов с различными типами входов и выходов. Дело в том, что каждый вывод компонента имеет свой тип вывода: вход, выход, открытый коллектор, открытый эмиттер, пассивный, 3 состояния, питание, двунаправленный вход-выход. В соответствии с правилами, устанавливаемыми в настройках Electrical Rules Checking (ERC), производится проверка допустимости соединения выводов, что устраняет случайные ошибки в соединениях.

Для запуска ERC нужно:

1. Выполнить командуTools/Electrical Rules Check. Появится ДО Electrical Rules Check (рис. 38).

2. Установить нужные опции на закладке ERC Options.

3. установить допустимые соединения, открыв закладку ERC Rules.

4. нажать OK. Результаты выведутся в зависимости от опций, указанных в Output box, в настройках ERC Options.

 

 

Рис. 38. ДО Electrical Rules Check

 

 

■ Рассмотрим опции закладки ERC Options.

– Unconnected Pins — проверять наличие неиспользуемых выводов.

– Excluded Pins — проверять выводы, которые были исключены из ERC в свойствах элемента на закладке Pins.

– Clear ERC Markers — убирать уже существующие маркеры ERC

– Create ERC Markers — устанавливать маркеры (красные кружки), на ошибках и предупреждениях

Для очистки маркеров ошибок не перезапуская ERC надо:

1. выбрать Edit/Clear ERC Markers для отображения диалога очистки маркеров ERC
2. выберите один из вариантов:

· Current Page — очистить маркеры на данной странице.

· Whole Design — очистить маркеры во всём проекте.

1. нажмите OK для удаления маркеров.

Блок опций Output

– Result Pane — вывести результат в закладку Results в Spreadsheet View. Если выбрать Clear Pane, все предыдущие результаты будут очищены при запуске ERC.

– File — результаты сохраняются в файле erc. txt, расположенным в поле File

– List View — результаты представляются в виде отдельной таблицы“List View”

■ Рассмотрим закладку ERC Rules (рис. 39).

Для настройки правил ERC Rules надо нажимать на кнопки в местах пересечениях необходимых типов выводов в блоке Definition. Нажимайте до тех пор, пока не получите необходимый цвет ошибки для данного соединения.

 

Рис. 39. Закладку ERC Rules

 

Примеры некоторых соединений и интерпретация их менеджером ERC показана на рис. 40

Табл. 1 содержит описание типов выводов, доступных в Multisim 10.1

 

 

Рис. 40. Интерпретация ERC к возможным соединениям.

Таблица 1.

Тип вывода	Тип вывода из редактора элементов Multisim	Символ ERC
вход (INPUT)	Input, 74LS Input, 74S Input, 74 STD Input, CMOS Input, Schmitt Trigger, ECL Input.	In
выход (OUTPUT)	Output, Active Driver, 74LS Active Driver, 74S Active Driver, 74STD Active Driver, CMOS Active Driver.	Out
Выход с открытым коллектором (OPEN_COLLECTOR)	Open Collector, 74S Open Collector, 74STD Open Collector, CMOS Open Collector, 74LS Open Collector.	Oc
Выход с открытым эмиттером (OPEN_EMITTER)	ECL Output.	Oe
Двунаправленный (BI_DIRECTIONAL)	Bi-directional, 74LS Bi-directional, 74S Bi-directional, 74STD Bi-directional, CMOS Bi-directional.	Bi
Выход с z-состоянием (3-STATE)	3-state, 74LS 3-state, 74S 3-state, 74STD 3-state, Bi-directional-3st, CMOS 3-State.	Tri
Пассивный (PASSIVE)	Passive	Pas
Питание (POWER)	Power, Vcc, Vdd, Vee, Vpp	Pwr
Земля (GND)	Gnd, Vss	Pwr
Неиспользуемый вывод NC	NC (no connection)	NC

Табл. 2 объясняет значения уровней ошибки

Таблица 2.

Уровень	Описание
Ok	Зелёная кнопка. Не выводить сообщение по завершению ERC.
Warning	Желтая кнопка. Выводить предупреждение по завершению ERC.
Error	Красная кнопка. Выводить сообщение об ошибке по завершению ERC.
Warning*	Синяя кнопка. Выводить предупреждение по завершению ERC, если отсутствуют выводы других типов.
Error*	Пурпурная кнопка. Выводить сообщение об ошибке по завершению ERC, если отсутствуют выводы других типов.

В заключение на рис 41 приведено содержание файла erc. txt проверки правильности электрических соединений для файла моделирования сумматора 4bit_sum_series.

 

Рис. 41. Содержание файла erc. txt

 

Пример 3. Временное моделирование

(или исследование времени задержки переключения JK триггера).

На рис. 42 приведена достаточно простая схема включения синхронного динамического JK-триггера (компонент 74107 N) в режиме Т-триггера (J=K=1), который будет каждый раз переключаться в новое состояние по срезу синхросигнала Clk.

Параметры временного моделирования JK-триггера:

1. Генератор слова Word Generator XWG1:

– Частота смены двоичных комбинаций 1 МГц (время выдачи одной комбинации 1мкс, период следования меандра синхросигнала Clk, образованного следованием двух комбинаций -2 мкс)

– Число установленных комбинаций -10, что соответствует 5 периодам синхросигнала Clk.

2. Логический анализатор Logic Analyser XLA1:

– Режим внешней синхронизации сигналом Data Ready Word Generator XWG1 c частотой 1 МГц.

1. Двулучевой осциллограф Oscilloscope XSC1:

– Масштаб временной развёртки Timebase Scale: 50 ns/Div,

– Канал 1. Положительное смещение 0,2 v, масштаб амплитудной развёртки 2 v/ Div

– Канал 2. Отрицательное смещение 0,2 v, масштаб амплитудной развёртки 2 v/ Div

Анализ временных диаграмм процесса переключения триггера на логическом анализаторе XLA1 показывает правильность его функционирование как Т-триггера. При этом частота переключения триггера (разность 2-х временных курсоров Т2-Т1=4 мкс) в 2 раза меньше частоты синхросигнала Clk. Однако на основании данных диаграмм мы ничего не можем сказать о задержки переключения триггера относительно среза синхросигнала.

Анализ временных диаграмм процесса переключения триггера на двулучевом осциллографе XSC1 позволяет это не только увидеть, но и замерить. На экране осциллографа отображён момент переключения триггера (красный цвет линии) из состояния 0 в 1 под действием среза синхросигнала Clk (синий цвет линии). Время задержки, зафиксированное разностью положения 2-х временных курсоров Т2-Т1, составляет ≈18,8 нс.

 

 

Рис. 42. Исследование задержки переключения JK-триггера

⇐ Предыдущая567891011121314Следующая ⇒

Поделиться: