Понятие двоичной функции и ее свойства

Понятие двоичной функции и ее свойства

Бу́лева фу́нкция (или логи́ческая функция, или функция а́лгебры ло́гики) от n переменных — в дискретной математике отображение Bn → B, где B = {0,1} — булево множество. Элементы булева множества 1 и 0 обычно интерпретируют как логические значения «истинно» и «ложно», хотя в общем случае они рассматриваются как формальные символы, не несущие определенного смысла. Неотрицательное целое число n называют арностью или местностью функции, в случае n = 0 булева функция превращается в булеву константу. Элементы декартова произведения Bn называют булевыми векторами. Множество всех булевых функций от любого числа переменных часто обозначается P2, а от n переменных — P2(n). Булевы функции названы так по фамилии математика Дж. Буля.

2.Понятие логических операций “И”, “ИЛИ”, “НЕ” и их таблицы истинности.

l .Дизъюнкция(операция лог. сложения)[или]

X1	X2	Y
0	0	0
0	1	1
1	0	1
1	1	1

1+0=1 ; 0+1=1 ; 0+0=0 ; 1+1=1

ll . Конъюнкция(операция лог. умножения) [И]

X1	X2	Y
0	0	0
0	1	0
1	0	0
1	1	1

0*1=0 ; 1*0=0 ; 0*0=0; 1*1=1

III . Инверсия(операция лог. отрицания)[Не]

x	y
0	1
1	0

X +0= X ; x +1=1; x + x = x ; x + x =1 ; x *0=0 ; x *1= x ; x * x = x ; x * x =0; x = x

Понятие логических операций “НЕ-И”, “НЕ-ИЛИ”, “ИСКЛЮЧАЮЩЕЕ ИЛИ” и их таблицы истинности.

L .” И-НЕ”.

Элемент "И-НЕ". В английском варианте он называется AND - NOT ". Логика работы элемента такова: сигнал логического нуля на выходе появится только тогда, когда на всех его входах будет сигнал логической единицы (то есть и на первом и на втором и на последнем входе). Если хотябы на одном из входов присутствует сигнал логического нуля, то на выходе будет логическая единица.

X1	X2	y
0	0	1
0	1	1
1	0	1
1	1	0

y = x 1* x 2= x 1| x 2

Штрих Шефера.

ll . “ИЛИ-НЕ”

Элемент "ИЛИ-НЕ". В английском варианте он называется OR - NOT ". Логика работы элемента такова: сигнал логического нуля на выходе появится тогда, когда на любом из его входов будет присутствовать сигнал логической единицы (то есть или на первом или на втором или на последнем входе). И только когда на всех входах элемента присутствует сигнал логического нуля, то на выходе будет логическая единица.

X1	X2	y
0	0	1
0	1	0
1	0	0
1	1	0

y = x 1+ x 2

lll . “Исключающее или” Элемент "Исключающее ИЛИ". В англоязычной транкрипции элемент называется " XOR ". Данный элемент можно представить, как немного модифицированный элемент "ИЛИ". Логика работы элемента очень похожа на логику работы элемента "ИЛИ". За одним только исключением. Рассмотрим это подробнее. Когда на всех входах элемента присутствует сигнал логического нуля, на выходе тоже ноль. Когда на любом из входов появится логическая единица, то на выходе тоже появится единица. До этого момента логика работы элемента "Исключающее ИЛИ" полностью соответствует элементу "ИЛИ". Но, когда логическая единица появится на всех входах, то на выходе снова установится логический ноль. Это и есть исключение. Элемент "Исключающее ИЛИ" применяется достаточно редко. И уж вообще никто не слышал об элементе с количеством входов, отличным от двух.

X1	X2	y
0	0	1
0	1	0
1	0	0
1	1	1

Примером КС могут служить разнообразные шифраторы, дешифраторы, преобразователи кодов, сумматоры и целый ряд других схем, не содержащих элементов памяти.

7. Понятие СДНФ двоичной функции и принцип получения формы СДНФ

X1	X2	X3	y
0	0	0	0
0	0	1	0
0	1	0	0
0	1	1	1
1	0	0	0
1	0	1	1
1	1	0	1
1	1	1	1

Функция 3х аргументов принимает значение 1, если два любых аргкмента или все три равны 1. Во всех других случаях функция равна 0. Лог. схема соотв. данной функции описанная таким образом, называется мажоритарным элементом типа 2 из 3.

1) x 1=0; x 2=1; x 3=1 x 1* x 2* x 3= y =1 минтерм

2) x 1=1; x 2=0; x 3=1 x 1* x 2* x 3= y =1 минтерм

3) x 1=1; x 2=1; x 3=0 x 1* x 2* x 3= y =1 минтерм

4) x 1=1; x 2=1; x 3=1 x 1* x 2* x 3= y =1 минтерм

Каждое из произведений переменных для которых y -истина, называется минтермом.

Таким образом, главной задачей при минимизации СДНФ и СКНФ является поиск термов, пригодных к склейке с последующим поглощением, что для больших форм может оказаться достаточно сложной задачей. Карты Карно предоставляют наглядный способ отыскания таких термов.

Как известно, булевы функции N переменных, представленные в виде СДНФ или СКНФ могут иметь в своём составе 2N различных термов. Все эти члены составляют некоторую структуру, топологически эквивалентную N–мерному кубу, причём любые два терма, соединённые ребром, пригодны для склейки и поглощения.

На рисунке изображена простая таблица истинности для функции из двух переменных, соответствующий этой таблице 2-мерный куб (квадрат), а также 2-мерный куб с обозначением членов СДНФ и эквивалентная таблица для группировки термов:

Далее берём первую область и смотрим какие переменные не меняются в пределах этой области, выписываем конъюнкцию этих переменных, если неменяющаяся переменная нулевая, проставляем над ней инверсию. Берём следующую область, выполняем то же самое что и для первой, и т. д. для всех областей. Конъюнкции областей объединяем дизъюнкцией.

Триггерами или, точнее, триггерными системами называют большой класс электронных устройств, обладающих способностью длительно находиться в одном из двух или более устойчивых состояний и чередовать их под воздействием внешних сигналов. Каждое состояние триггера легко распознаётся по значению выходного напряжения. По характеру действия триггеры относятся к импульсным устройствам - их активные элементы (транзисторы, лампы) работают в ключевом режиме, а смена состояний длится очень короткое время.

Отличительной особенностью триггера как функционального устройства является свойство запоминания двоичной информации. Под памятью триггера подразумевают способность оставаться в одном из двух состояний и после прекращения действия переключающего сигнала. Приняв одно из состояний за "1", а другое за "0", можно считать, что триггер хранит (помнит) один разряд числа, записанного в двоичном коде.

Асинхронный триггер изменяет своё состояние непосредственно в момент появления соответствующего информационного сигнала(ов), с некоторой задержкой равной сумме задержек на элементах составляющих данный триггер.

Синхронные триггеры реагируют на информационные сигналы только при наличии соответствующего сигнала на так называемом входе синхронизации С (от англ. clock). Этот вход также обозначают термином «такт». Такие информационные сигналы называют синхронными. Синхронные триггеры в свою очередь подразделяют на триггеры со статическим (статические) и динамическим (динамические) управлением по входу синхронизации С.

Одноступенчатые триггеры состоят из одной ступени представляющей собой элемент памяти и схему управления, делятся на триггеры со статическим управлением и триггеры с динамическим управлением.

Триггеры со статическим управлением воспринимают информационные сигналы при подаче на вход С логической единицы (прямой вход) или логического нуля (инверсный вход).

Триггеры с динамическим управлением воспринимают информационные сигналы при изменении (перепаде) сигнала на входе С от 0 к 1 (прямой динамический С-вход) или от 1 к 0 (инверсный динамический С-вход). Также встречается название «триггер управляемый фронтом».

Двухступенчатые триггеры бывают, как правило, со статическим управлением. При одном уровне сигнала на входе С запись информации, в соответствии с логикой работы триггера, записывается в первую ступень (вторая ступень заблокирована для записи). При другом уровне этого сигнала происходит копирование состояния первой ступени во вторую (первая ступень заблокирована для записи), выходной сигнал появляется в этот момент времени с задержкой равной задержке срабатывания ступени. Обычно двухступенчатые триггеры применяются в схемах, где логические функции входов триггера зависят от его выходов, во избежание временных гонок. Двухступенчатые триггеры с динамическим управлением встречаются крайне редко. Двухступенчатый триггер обозначают ТТ.

RS триггер

RS-триггер используется для создания сигнала с положительным и отрицательным фронтами, отдельно управляемыми посредством стробов, разнесённых во времени. Также RS-триггеры часто используются для исключения так называемого явления дребезга контактов.

RS-триггеры иногда называют RS-фиксаторами[10].

T триггер

Т-триггер по каждому такту изменяет своё логическое состояние на противоположное при единице на входе Т, и не изменяет выходное состояние при нуле на входе T . Т-триггер часто называют счётным триггером. Т-триггер может строиться как на JK , так и на D -триггерах. Как можно видеть в таблице истинности JK -триггера, он переходит в инверсное состояние каждый раз при одновременной подаче на входы J и K логической 1. Это свойство позволяет создать на базе JK -триггера Т-триггер, объединяя входы J и К. Наличие в D -триггере динамического С входа позволяет получить на его основе T -триггер. При этом вход D соединяется с инверсным выходом, а на вход С подаются счётные импульсы. В результате триггер при каждом счётном импульсе запоминает значение Q , то есть будет переключаться в противоположное состояние.

D триггер

D -триггер ( D от англ. delay — задержка)— запоминает состояние входа и выдаёт его на выход. D -триггеры имеют, как минимум, два входа: информационный D и синхронизации С. Сохранение информации в D -триггерах происходит в момент прихода активного фронта на вход С. Так как информация на выходе остаётся неизменной до прихода очередного импульса синхронизации, D -триггер называют также триггером с запоминанием информации или триггером-защёлкой. Рассуждая чисто теоретически, D -триггер можно образовать из любых RS - или JK -триггеров, если на их входы одновременно подавать взаимно инверсные сигналы.

D	Q(t)	Q(t+1)
0	0	0
0	1	0
1	0	1
1	1	1

D -триггер в основном используется для реализации защёлки. Так, например, для снятия 32 бит информации с параллельной шины, берут 32 D -триггера и объединяют их входы синхронизации для управления записью информации в защёлку, а 32 D входа подсоединяют к шине.

JK триггер

JK -триггер работает так же как RS -триггер, с одним лишь исключением: при подаче логической единицы на оба входа J и K состояние выхода триггера изменяется на противоположное. Вход J (от англ. Jump — прыжок) аналогичен входу S у RS -триггера. Вход K (от англ. Kill — убить) аналогичен входу R у RS -триггера. При подаче единицы на вход J и нуля на вход K выходное состояние триггера становится равным логической единице. А при подаче единицы на вход K и нуля на вход J выходное состояние триггера становится равным логическому нулю. JK -триггер в отличие от RS -триггера не имеет запрещённых состояний на основных входах, однако это никак не помогает при нарушении правил разработки логических схем. На практике применяются только синхронные JK -триггеры, то есть состояния основных входов J и K учитываются только в момент тактирования, например по положительному фронту импульса на входе синхронизации.

На базе JK -триггера возможно построить D -триггер или Т-триггер. Как можно видеть в таблице истинности JK -триггера, он переходит в инверсное состояние каждый раз при одновременной подаче на входы J и K логической 1. Это свойство позволяет создать на базе JK -триггера Т-триггер, объединив входы J и К.

J	K	Q(t)	Q(t+1)
0	0	0	0
0	0	1	1
0	1	0	0
0	1	1	0
1	0	0	1
1	0	1	1
1	1	0	1
1	1	1	0

Приоритетный шифратор отличается от шифратора наличием дополнительной логической схемы выделения активного уровня старшего входа для обеспечения условия работоспособности шифратора (только один уровень на входе активный). Уровни сигналов на остальных входах схемой игнорируются.

приоритетный шифратор (рис. 99). Она имеет восемь информационных входов 0-7 и вход разрешения Е. Выходов у микросхемы пять - три инверсных выходного кода 1,2,4; G -признака подачи входного сигнала и Р - переноса.

Если на всех информационных входах микросхемы лог. 1, на выходах 1,2,4, G - лог. 1, на выходе Р - лог. 0. При подаче лог. 0 на любой из информационных входов 0-7 на выходах 1,2, 4 появится инверсный код, соответствующий номеру входа, на который подан лог. 0, на выходе G'- лог. 0, что

Является признаком подачи входного сигнала, на выходе Р - лог. 1, которая запрещает работу других микросхем ИВ1 при их каскадном соединении. Если лог. 0 будет подан на несколько информационных входов микросхемы, выходной код будет соответствовать входу с большим номером.

Часто дешифраторы дополняются входом разрешения работы E. Если на этот вход поступает единица, то дешифратор функционирует, в ином случае на выходе дешифратора вырабатывается логический ноль вне зависимости от входных сигналов.

Мультиплексоры могут иметь разное количество информационных входов и входов адреса. Но на их количество распространяется тот же самый закон, который действует при определении соотношения входов и выходов дешифратора. Число информационных входов обычно равно максимально возможному количеству адресов которые можно представить используя имеющееся количество адресных входов. Если мультиплексор имеет два адресных входа, то у него обычно четыре информационных входа. Если у мультиплексора три адресных входа, то информационных входов восемь. Адресных четыре - информационных шестнадцать. И так далее. Теоретически информационных входов может быть меньше указанного выше количества. Но так никогда не делают, так как тогда мультиплексор будет неполным.

Описанные выше мультиплексоры называются цифровыми. Кроме цифровых мультиплексоров, существуют аналоговые мультиплексоры. Отличие между этими двумя видами мультиплексоров в способе соединения входа и выхода. Цифровой мультиплексор может работать лишь с цифровым сигналом. Этот сигнал должен подаваться на один из входов, а сниматься с выхода. В обратную сторону сигнал не передается. Аналоговый мультиплексор работает по принципу цифрового ключа. Один из входов соединяется с выходом напрямую. Две разные электрические цепи объединяются в одну общую цепь. При этом понятие входов и выходов размываются. Сигнал можно передавать как с выбранного информационного входа на выход, так и в обратном направлении. Причем в этом случае сигнал может быть как аналоговым, так и цифровым. Можно даже просто таким образом подключать нагрузку поочередно к разным выходам.

Сумматор — логический операционный узел, выполняющий арифметическое сложение двоичных, троичных или n -ичных кодов двух (бинарный), трёх (тринарный) или n чисел ( n -нарный). При арифметическом сложении выполняются и другие дополнительные операции: учёт знаков чисел, выравнивание порядков слагаемых и тому подобное. Сумматоры являются комбинационными схемами, выполняющими бинарную (двухоперандные), тринарную (трёхоперандные) или n -арную ( n -операндную) логическую функцию сложения. Входят в состав узлов арифметическо-логических устройств (АЛУ).

Рис. 15.1. Полувычитатель. а - условное графическое обозначение, б – схема

При вычитании многоразрядных двоичных чисел нужно принимать во внимание заем "единиц" в более старших разрядах. Таблица истинности, содержащая всевозможные комбинации, которые могут возникнуть при вычитании двоичных чисел, показана ниже.

Вычитанию в разряде двоек соответствует строка 3, в разряде четверок - строка 6, в разряде восьмерок - строка 3, в разряде с весом 16 - строка 2 и в разряде с весом 32 - строка 6 таблицы истинности. Условное графическое обозначение полного вычитателя показано на рис. 15.2.

Рис. 15.2. Полный вычитатель. а - условное графическое обозначение, б - принципиальная схема

Рис. 16.1. 4-разрядный параллельный вычитатель

Счётчик числа импульсов — устройство, на выходах которого получается двоичный (двоично-десятичный) код, определяемый числом поступивших импульсов. Счётчики могут строиться на T-триггерах. Основной параметр счётчика — модуль счёта — максимальное число единичных сигналов, которое может быть сосчитано счётчиком. Счётчики обозначают через СТ (от англ. counter).

-Двоичные счетчики

-Двоичные счетчики с параллельным переносом

-Счетчики с последовательно-параллельным переносом

Счётчики классифицируют:

-по числу устойчивых состояний триггеров

· на двоичных триггерах

· на троичных триггерах

· на n -ичных триггерах

по модулю счёта:

· двоично-десятичные (декада);

· двоичные;

· с произвольным постоянным модулем счёта;

· с переменным модулем счёта;

по направлению счёта:

· суммирующие;

· вычитающие;

· реверсивные;

по способу формирования внутренних связей:

· с последовательным переносом;

· с параллельным переносом;

· с комбинированным переносом;

кольцевые;

по способу переключения триггера:

· синхронные;

· асинхронные;

Одной из наиболее распространенных операций в устройствах дискретной обработки информации является счет импульсов. Эту операцию выполняют счетчики которые по назначению делятся на простые, выполняющие операцию сложения или вычитания и реверсивные. Простые счетчики осуществляют переход от предыдущего состояния к последующему только в одном направлении, т. е. могут только суммировать или вычитать. Реверсивные счетчики имеют переход в прямом и обратном направлении. В зависимости от способа кодирования делятся на двоичные и десятичные. Двоичные состоят из нескольких последовательно соединенных триггеров управляемых по счетному входу.

Каскад десятичного счетчика (декада) состоит из четырех триггеров с обратными связями. Синхронизация счета бывает двух типов: синхронная (по фронту импульса) и асинхронная (по самому мипульсу). Коэффициент деления счетчика состоящего из n -триггеров типа Т составляет 2 ( n -число двоичных разрядов счетчика). В настоящее время используется много вариантов счетных схем: асинхронные и синхронные, двоичные и десятичные, однонаправленные (только с увеличением счета) и двунаправленные (счет уменьшается или увеличивается - реверсивные). Коэффициент деления счетчика может быть либо постоянным, либо изменяемым.

Делитель частоты-электронное устройство, уменьшающее в целое число раз частоту подводимых к нему периодических колебаний. Д. ч. используют в Синтезаторах частоты, кварцевых и атомных часах, в телевизионных устройствах синхронизации генераторов развёрток, хронирующих устройствах Радиолокаторов и др. Для деления частоты применяют: электронный счётчик (см. Триггер), самовозбуждающийся генератор синусоидальных колебаний, регенеративное устройство, самовозбуждающийся генератор с устройством фазовой автоматической подстройки частоты (ФАПЧ), релаксационный генератор и др.

В самовозбуждающемся генераторе синусоидальных колебаний деление осуществляется синхронизацией его частоты на субгармоническом колебании (См. Субгармонические колебания) частоты внешнего периодического сигнала с использованием явления захватывания частоты (См. Захватывание частоты). В регенеративном Д. ч. синусоидальных колебаний (рис.) на преобразователь частоты подаются периодический сигнал частоты f , подлежащей делению, и сигнал частоты ( k - 1) ․ f / k ( k — коэффициент деления), возникающий в цепи обратной связи только при подведении на вход Д. ч. напряжения преобразуемой частоты. На выходе преобразователя выделяется сигнал разностной частоты, равной f / k . В устройстве, состоящем из самовозбуждающегося генератора и ФАПЧ, фазовым детектором сравниваются частота гармонического колебания (См. Гармонические колебания) в k раз большая, чем основная частота колебаний генератора, и делимая частота. С выхода фазового детектора напряжение рассогласования, пропорциональное разности сравниваемых частот, подаётся на генератор и изменяет его основную частоту до тех пор, пока она не станет точно в k раз меньше делимой частоты. Для деления частоты повторения импульсных сигналов применяют Д. ч. на релаксационных генераторах (Мультивибраторах и Блокинг-генераторах), работающих в периодическом режиме с захватыванием частоты повторения импульсов на субгармоническом колебании или в ждущем режиме с периодом повторения импульсов большим в k раз. Практически k не превышает 10.

Регистр представляет собой упорядоченную последовательность триггеров, число которых соответствует числу разрядов в слове. С каждым регистром обычно связано комбинационное цифровое устройство, с помощью которого обеспечивается выполнение некоторых операций над словами.

Параллельный регистр служит для запоминания многоразрядного двоичного (или недвоичного) слова. Количество триггеров, входящее в состав параллельного регистра определяет его разрядность. Схема четырёхразрядного параллельного регистра приведена на рисунке 1, а его условно-графическое обозначение - на рисунке 2.

Рисунок 1. Схема параллельного регистра.

В условно-графическом обозначении возле каждого входа D указывается степень двоичного разряда, который должен быть запомнен в этом триггере регистра. Точно таким же образом обозначаются и выходы регистра. То, что микросхема является регистром, указывается в центральном поле условно-графического обозначения символами RG.

В приведённом на рисунке 2 условно-графическом обозначении параллельного регистра инверсные выходы триггеров не показаны. В микросхемах регистров инверсные выходы триггеров часто не выводятся наружу для экономии количества выводов корпуса.

Рисунок 2. Условно-графическое обозначение параллельного регистра.

При записи информации в параллельный регистр все биты (двоичные разряды) должны быть записаны одновременно. Поэтому все тактовые входы триггеров, входящих в состав регистра, объединяются параллельно. Для уменьшения входного тока вывода синхронизации C на этом входе в качестве усилителя часто ставится инвертор.

Следует помнить, что назначение разрядов является условным. Если по каким либо причинам (например, с точки зрения разводки печатной платы) удобно изменить нумерацию разрядов, то это можно свободно сделать. При перенумерации входов регистров нужно не забывать, точно таким же образом, изменить номера выходов параллельного регистра.

Для реализации параллельного регистра можно использовать как триггеры с статическим, так и с динамическим входом синхронизации. В переводной литературе при использовании для построения параллельного регистра триггеров-защелок этот регистр, в свою очередь, называют регистром-защелкой.

Перед приходом тактового импульса 9 на информационном входе устанавливается 1, а перед приходом импульса 10 этот вход возвращается к 0. В результате во время действия тактовых импульсов 9-13 введенная в регистр (на импульсе 9) единица будет смещаться на индикаторе вправо. Строка 15 таблицы показывает, что на импульсе 13 эта единица покидает крайний правый разряд регистра сдвига и теряется.

Устройство, называется последовательным регистром сдвига. Термин "последовательный" отражает тот факт, что в этот регистр данные вводятся поразрядно. Например, чтобы ввести в регистр двоичную комбинацию 0111, нужно пройти всю последовательность состояний от строки 1 до строки 6 в таблице. Последовательная загрузка 4-битовой комбинации 0111 в последовательный регистр сдвига осуществляется за 5 тактов (строку 2 можно исключить). Как видно из таблицы (строки 10-14), за 5 тактов осуществляется и загрузка комбинации 0001.

Регистр сдвига можно трансформировать в 5-разрядный, добавив в схему еще один D-триггер. Регистры сдвига обычно бывают 4-, 5- или 8-разрядными. В них можно использовать не только D-триггеры, но и триггеры другого типа (например, JK-триггеры или тактируемые RS-триггеры).

Последовательный регистр сдвига, с работой которого мы познакомились в предыдущем разделе, обладает двумя недостатками: он позволяет вводить только по одному биту информации на каждом тактовом импульсе и, кроме того, каждый раз при сдвиге информации в регистре вправо теряется крайний правый информационный бит.

Входы А, В, С, D в этом устройстве являются информационными входами. Эту систему можно снабдить еще одной полезной характеристикой - возможностью кольцевого перемещения информации, когда данные с выхода устройства возвращаются на его вход и не теряются.

Схема 4-разрядного параллельного кольцевого регистра сдвига показана на рис. 9.2. В этом регистре сдвига используются четыре JK-триггера. Обратите внимание на цепь обратной связи с выходов Q и /Q триггера TD на входы J и К триггера ТА. Благодаря этой цепи обратной связи введенная в регистр информация, которая обычно теряется на выходе триггера TD, будет циркулировать по регистру сдвига. Сигналом очистки регистра (установки его выходов в состояние 0000) является уровень логического 0 на входе CLR. Входы параллельной загрузки данных А, В, С и D связаны со входами предварительной установки триггеров (PS), что позволяет устанавливать уровень логической 1 на любом выходе (А, В, С, D). Если на один из этих входов даже кратковременно подать логический 0, то на соответствующем выходе будет установлена логическая 1. Подача тактовых импульсов на входы CLK всех JK-триггеров приводит к сдвигу информации в регистре вправо. Из триггера TD данные передаются в триггер ТА (кольцевое перемещение информации).

Рис. 9.2 Логическая схема 4-разрядного параллельного кольцевого регистра

Таблица поможет вам понять принцип работы параллельного регистра сдвига. При включении питания на выходах регистра может установиться любая двоичная комбинация, такая, например, как в строке 1 таблицы. Подача логического 0 на входы CLR триггеров инициирует очистку регистра (строка 2). Далее (строка 3) осуществляется загрузка в регистр двоичной комбинации 0100. Последовательные тактовые импульсы вызывают сдвиг введенной информации вправо (строки 4-8). Обратите внимание на строки 5 и 6: единица из крайнего правого триггера TD переносится в крайний левый триггер ТА. В данном случае можно говорить о кольцевом перемещении единицы в регистре.

Далее (строка 9) вновь инициируется очистка регистра с помощью входа CLR. Загружается новая двоичная комбинация 0110 (строка 10). Подача 5 тактовых импульсов (строки 11-15) приводит к кольцевому сдвигу информации на 5 позиций вправо. Обратите внимание, что для возвращения данных в исходное состояние требуется 4 тактовых импульса. Если в регистре сдвига на рис. 9.1 разорвать петлю обратной связи, то мы получим обычный параллельный регистр сдвига: возможность кольцевого перемещения информации будет исключена.