ИЗУЧЕНИЕ РЕВЕРСИВНОГО СЧЕТЧИКА

Лабораторная работа №5

ИЗУЧЕНИЕ РЕВЕРСИВНОГО СЧЕТЧИКА

Цель работы: изучить принцип построения и схему реверсивного счетчика на интегральных микросхемах (ИС), применяемого в системах числового программного управления (ЧПУ) различных типов.

Введение

В современных устройствах ЧПУ, независимо от их назначения и конструктивного исполнения, широкое применение находят различного типа счетчики, дешифраторы, преобразователи кодов и другие цифровые устройства.

С помощью счетчиков может выполняться счет числа выполненных операций, производится отсчет перемещений рабочих органов. Помимо этого счетчики используются для образования последовательностей адресов команд, для подсчета числа циклов выполнения операций и т.п. Принципиально в качестве счетчика может быть использована произвольная схема, для которой установлено однозначное соответствие между числом поступивших импульсов и состоянием выходных переменных.

Поскольку каждая выходная переменная может принимать лишь два значения, то для n входных переменных существует 2ⁿ возможных состояний. Принципиально соответствие между числом поступивших импульсов и выходным кодом может быть произвольным. Двоичные счетчики часто предпочитают благодаря простоте двоичного кода.

Реверсивные счетчики

Счетчики принято подразделять на суммирующие, вычитающие и реверсивные. Реверсивный счетчик осуществляет счет импульсов в прямом (суммирование) и в обратном (вычитание) направлении. С его помощью, например, может быть реализована позиционная система ЧПУ, где элементом сравнения кода задания и кода обратного перемещения является реверсивный счетчик.

В табл. 5.1 представлено соответствие между числом входных импульсов x и значениями выходных переменных y_i для 4-разрядного двоичного счетчика.

Таблица 5.1

Рис.5.7. Схемы преобразователя кода и световой индикации

Для дешифратора К155ИД1 комбинация сигналов от А до F является запрещенной (табл. 5.2). Для исключения этих комбинаций с выходов 8 и 2 через схему «2И-НЕ» D2.3 (рис. 5.5) введен сигнал сброса счетчика в исходное положение. В комбинации F на выходах 8 и 2 также единичные сигналы, это не позволяет реверсивный счет осуществлять от состояния 0000, что также необходимо по условиям работы схемы.

Таблица 5. 2

Запрещенная комбинация сигналов для дешифратора К155ИД1

ДВОИЧНЫЙ КОД 8 – 4 – 2 – 1	ДЕСЯТИЧНОЕ ЧИСЛО	16-ТИРИЧНЫЙ КОД
1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1		А В С D E F

Регулировка скорости счета осуществляется при помощи комбинированного переменного резистора R8 (рис. 5.4).

Наличие питания схемы указывает индикаторная лампочка Н1(ИНС-1) (рис. 5.3).

При счете «+» управление происходит по J-входам триггеров D13-D16, при счете «-» управление происходит по К-входам триггеров (рис. 5.6).

Индикация состояния счетчика осуществляется по Q-выходам триггеров.

Порядок выполнения лабораторной работы

1. Изучить правила безопасности при работе на стенде.

2. Изучить схему лабораторного стенда.

3. Включить выключатель S1 и по сигнальной лампе убедиться в наличии напряжения на схеме.

4. Опробовать регулирование частоты задающего генератора с помощью задающего резистора R8. Установить необходимую частоту импульсов.

5. Управляя кнопками «Пуск», «Стоп», «Сброс» наблюдать работу счетчика на низкой частоте импульсов.

6. То же проделать для обратного направления счета (кнопка «Реверс»).

7. Составить временную диаграмму для прямого или обратного счета (по заданию преподавателя).

8. Изучить работу световой индикации.

9. Составить логическое уравнение для преобразования заданного преподавателем кода в соответствующее изображение на световом индикаторе.

Содержание отчета

1. Цель работы.

2. Схема реверсивного счетчика и краткое пояснение принципа его работы.

3. Временная диаграмма работы реверсивного счетчика.

4. Логическое уравнение для преобразования кода и его реализация на световом индикаторе.

5. Выводы по работе.

Контрольные вопросы

1. Назначение счетчиков и их применение в УЧПУ.

2. Типы счетчиков.

3. Пояснить принцип работы счетчика с последовательным переносом.

4. Пояснить принцип работы счетчика с параллельным переносом.

5. Типы и принцип работы дешифраторов.

6. Пояснить принцип работы устройства световой индикации.

7. Как обеспечивается счет до десяти в четырехразрядном счетчике.

Список использованных источников

1. Ильин О.П., Петренко Ю.Н. Автоматизация типовых технологических процессов и промышленных установок. – Минск, ротапринт БГПА, 1981. – 104с.

2. Петренко Ю.Н. Учебное пособие по курсу «Элементы и системы программного управления». – Минск, ротапринт БГПА, 1984. – 23с.

3. Михеев Ю.Е., Сосонкин В.Л. Системы автоматического управления станками. – М.: Машиностроение, 1978. – 264с.

Лабораторная работа №6

ИЗУЧЕНИЕ РЕГИСТРОВ И ДЕШИФРАТОРОВ

Цель работы: изучить свойства и схемы построения регистров и дешифраторов, выполненных на ИС 155 серии.

Введение

В системах программного управления важнейшей задачей является повышение надёжности, уменьшение массы и габаритов при минимальных затратах на их изготовление. Это возможно лишь при создании электронной аппаратуры с использованием методов и средств микроэлектроники и комплексной миниатюризации. Одними из важнейших элементов систем программного управления являются регистры и дешифраторы. Регистры, применяемые в цифровых устройствах, предназначены для приёма и хранения много разрядных слов информации. Дешифраторами являются логические цепи со многими выходами для перевода двоичного, двоично-десятичного и других кодов в единый позиционный код.

Регистры

Регистры, применяемые в цифровых устройствах, по функциональному назначению разделяются на накопительные (регистры памяти) и сдвигающие, основное назначение регистров памяти состоит в параллельном приёме много разрядных слов информации и сохранении их в течение необходимого времени. Функциональный состав регистров памяти – это набор RS триггеров, имеющих общую шину сброса.

Как правило, информация вводится в RS-триггеры через вентили, на которые одновременно подаётся сигнал ввода информации. Записанная в RS-триггерах информация снимается также через систему вентилей.

Регистры сдвига предназначены для более сложной обработки информации за счёт сдвига её по тактовым импульсам. Наличие в регистрах сдвига возможности как параллельного, так и последовательного приёма информации позволяет выполнять на регистрах последовательно-параллельное преобразование кодов. Регистры сдвига могут применятся в качестве элементов временной задержки цифровой информации, генераторов циклических кодов и счётчиков. Функциональная структура регистров сдвига значительно сложнее структуры накопительных регистров [1].

Регистры памяти

Регистры памяти применяются для хранения информации, представленной в виде двоичного кода.

Для построения регистров памяти наиболее удобны D-триггеры. На рис. 6.1 показана схема четырехразрядного регистра памяти 155ТМ5. Он содержит четыре тактируемых потенциалом D-триггера. Если на тактовые входы триггеров подан потенциал С=1, то информация со входов D1…D4 устанавливает триггеры DS1…DS4 в соответствующие состояния. При С=0 триггеры хранят запомненную информацию вне зависимости от того, какие потенциалы присутствуют при этом на входах D1…D4.

Рис.6.1. Схема четырехразрядного регистра памяти 155ТМ5

Регистры памяти могут быть выполнены и на триггерах других типов, например на RS и JK-триггерах. Однако при этом нужно дополнять каждый триггер инвертором, обеспечивающим подачу на вход R (или К) сигнала, инверсного по отношению к сигналу на входе S (или J). Таким образом, из RS и JK-триггеров можно получить D-триггеры, которые затем применяют так, как показано на рис. 6.1. Если подлежащая хранению информация представлена и прямыми инверсными значениями сигнала, то упомянутые выше инверторы, естественно, оказываются лишними, тактируемые фронтом триггеры могут также использоваться в регистрах памяти. При этом обновление запоминаемой информации будет происходить в моменты существования соответствующего перепада на тактовом входе.

Регистры памяти представляют собой простейшие оперативные запоминающие устройства (ОЗУ). В настоящее время разработаны различные типы интегральных ОЗУ довольно большой ёмкости. Запись информации в определённую ячейку таких ОЗУ и считывание этой информации производится при наборе на адресных входах ОЗУ кода адреса данной ячейки [2].

Регистры сдвига

Регистры сдвига широко применяются в цифровой вычислительной технике, и в частности для преобразования последовательного кода в параллельный или параллельного кода в последовательный. Появление импульса на тактовом входе регистра сдвига вызывает перемещение записанной в нём информации на один разряд вправо или влево.

Для построения регистра сдвига удобно применять D-триггеры. На рис. 6.2 показан регистр сдвига на тактируемых фронтом D-триггерах. Выход Q предыдущего разряда присоединяется по входу D последующего. Благодаря этому каждый тактовый импульс устанавливает последующий триггер в состояние, в котором до этого находился предыдущий, осуществляя тем самым сдвиг информации на разряд вправо.

Рис.6.2. Регистр сдвига на тактируемых фронтом D-триггерах

Вход D первого разряда служит для приёма в регистр информации в виде последовательного кода. С каждым тактовым импульсом на этот вход должен подаваться код нового разряда входной информации. Запись параллельного кода информации может быть произведена через не тактируемые установочные входы триггеров регистра. С выхода Q последнего триггера снимается последовательный выходной код. Код на этом выходе регистра появляется с задержкой относительно входного последовательного кода на число периодов тактовых импульсов, равное числу разрядов регистра.

Возможно выполнение регистра сдвига на JK-триггерах (рис. 6.3). В этом случае на входы J и K следующего разряда подаются прямой и инверсный сигналы с выходов последующего.

Рис. 6.3.Регистр сдвига на JK-триггерах

На рис. 6.4 показана схема четырёхразрядного регистра сдвига К155ИР1. Выводы микросхемы имеют следующее функциональное назначение: 1 – информационный вход для последовательного ввода информации; 2, 3, 4, 5 – входы для параллельного ввода первого-четвертого разряда информации; 6 – вход выбора режима ввода информации; 8, 9 – входы синхронизации; 10, 11, 12, 13 – выходы для вывода четвертого-первого разрядов информации.

Будем обозначать сигналы на входах и выходах этой микросхемы буквой Н с цифровым индексом, соответствующим номеру вывода ИС. Если на входе Н₆=0, а на входе Н₉подаются тактовые импульсы, то при отрицательном перепаде этих синхроимпульсов регистр будет осуществлять последовательный сдвиг информации вправо. При этом на вход 1 будет подаваться информации для последовательного ввода. Если требуется произвести параллельную запись информации в триггеры регистра, то эту информацию следует подвести ко входам 2, 3, 4, 5, установить Н₆=1 и подать хотя бы один тактовый импульс на вход 8.

Рис. 6.4. Четырехразрядный универсальный регистр сдвига К155ИР1

Иногда требуется производить в регистре сдвиг информации как вправо, так и влево. Подобные реверсивные регистры сдвига строят путём применения логических коммутаторов в цепях связи между триггерами. При использовании ИС типа К155ИР1 (рис.6.4) в режиме реверсивного регистра сдвига необходимо попарно соединить выходы 2 и 12, 3 и 11, 4 и 10. В этом случае логические элементы И-ИЛИ, расположенные в нижней части рис. 6.4, будут выполнять роль логических коммутаторов. Для сдвига информации влево надо перевести регистр в параллельный режим, подав на вход 1 напряжение высокого уровня. Если же Н₆=1, то входы данного триггера соединены с выходами последующего.

Таким образом, при Н₆=0 и наличии тактовых импульсов на входе 9 информация будет сдвигаться вправо, а при Н₆=1 тактовые импульсы на входе 8 будут сдвигать информацию влево [2].

Дешифраторы

Дешифраторы – это логические цепи со многими выходами, предназначенные для перевода двоичного (двоично-десятичного и т.п.) когда в единичный позиционный код. На каждом из выходов сигнал равен единице (или нулю) только при определённом сочетании входных сигналов. В общем случае полный дешифратор имеет n входов и 2ⁿ выходов.

Одноступенчатый или линейный дешифратор представляет собой набор цепей “И”, входы и выходы которых являются соответственно входами и выходами дешифратора.

Двухступенчатые дешифраторы состоят из дешифраторов первой ступени, воспринимающих непосредственно входные сигналы, и дешифраторов второй ступени, на входы которых подаются сигналы с выходов дешифраторов первой ступени (а также могут подаваться и сами входные сигналы).

На рис. 6.5 показан двухступенчатый полный дешифратор на 3 входа и 8 выходов.

Рис. 6.5. Двухступенчатый дешифратор на 3 входа и 8 выходов

Первая ступень в нём состоит из одного дешифратора, воспринимающего сигналы В и С. на входы дешифратора второй ступени поданы как выходные сигналы дешифратора первой ступени, так и входной сигнал А. Двухступенчатый дешифратор входных переменных целесообразно выполнять с двумя дешифраторами первой ступени, один из которых воспринимает n входных сигналов, а второй n-m входных сигналов, причём . В этом случае дешифратор второй ступени представляет собой набор из 2ⁿ двухвходовых ячеек “И”. В общем случае дешифраторы могут иметь и больше двух ступеней. Наибольшее возможное количество ступеней n-входного дешифратора равно n-1. Именно столько ступеней имеет пирамидальный дешифратор, в частности, дешифратор на рис.6.5 является пирамидальным.

Сравнение дешифраторов может быть произведено по количеству входов всех цепей “И”, составляющих дешифратор (каждая цепь “И” или “НЕ-ИЛИ”). Линейный (одноступенчатый) дешифратор требует для своего построения 2ⁿ ячеек “И”, каждая из которых должна иметь n входов. Следовательно, общее количество входов в этом случае будет:

Двухступенчатый дешифратор, состоящий из двух линейных дешифраторов первой ступени (на один из которых подано m, а на другой n-m выходных сигналов) и линейного дешифратора второй ступени, который состоит из схем “И”, имеющих следующее суммарное количество входов:

В этом соотношении предполагается, что m> 1 и (n-m)> 1. Если же один из двух дешифраторов первой ступени отсутствует (m=1 или n-m=1), то соответствующий член полученного соотношения опускается.

Для пирамидального дешифратора, содержащего n-1 линейных дешифраторов, построенных на основе двухвходовых ячеек “И”, общее количество входов N_n-1 всех ячеек “И” можно определить по следующей формуле:

Ниже приведена табл. 6.1, в которой показано количество входов цепей И, необходимых для построения линейных, двухступенчатых и пирамидальных дешифраторов различной сложности.

Таблица 6.1

Количество цепей И, необходимых для построения дешифраторов

Число входов дешифратора	Число выходов дешифратора	Число входов цепей И
Линейный дешифратор	Двухступен-чатый дешифратор	Пирамидаль-ный дешифратор
			-	-

Из табл. 6.1 видно, что при количестве входов 2-3 целесообразно строить линейный дешифратор, а при 4 и более входах более экономичным является двухступенчатый дешифратор [3].

Микросхема К155ИД4 представляет собой два дешифратора, принимающих двухразрядный код адреса А0, А1 (рис.6.6). Дешифратор DCA имеет два входа разрешения: прямой и инверсный , а дешифратор DCB – только инверсные входы разрешения дешифрации

Если микросхема К155ИД4 используется как мультиплексор, дешифратор DCA может принимать по входам и , как прямой, так и инверсные коды. Состояния для обоих дешифраторов как при дешифрации кода А0, А1, так и при демультиплексировании по адресу А0, А1 сведены в табл. 6.2. Микросхему можно использовать как дешифратор трехразрядного кода на восемь выходов и как демультиплексор от одного входа на восемь выходов. Соответствующие коды приведены в табл.6.3. Для дешифрации трехразрядного кода следует соединить и (адресный вход А2), и (вход разрешения).

Рис.6.6.Логическая структура и условное графическое обозначение дешифратора-мультиплексора К155ИД4

Таблица 6.2

Состояние дешифратора К155ИД4 (дешифратор: 2 входа, 4 выхода; демультиплексор: 1 вход, 4 выхода)

Вход	Выход
Адрес	Разрешение	Данные
				Y1	Y2	Y3	Y4
Х	Х	В	Х	В	В	В	В
Н	Н	Н	В	Н	В	В	В
Н	В	Н	В	В	Н	В	В
В	Н	Н	В	В	В	Н	В
В	В	Н	В	В	В	В	Н
В	Х	Х	Н	В	В	В	В

Таблица 6.3

Состояние дешифратора К155ИД4 (дешифратор: 3 входа, 8 выходов; демультиплексор: 1 вход, 8 выходов)

Вход	Выход
Адрес	Разрешение или данные
и	А0	А1	и	Y5	Y6	Y7	Y8	Y1	Y2	Y3	Y4
Х	Х	Х	В	В	В	В	В	В	В	В	В
Н	Н	Н	Н	Н	В	В	В	В	В	В	В
Н	Н	В	Н	В	Н	В	В	В	В	В	В
Н	В	Н	Н	В	В	Н	В	В	В	В	В
Н	В	В	Н	В	В	В	Н	В	В	В	В
В	Н	Н	Н	В	В	В	В	Н	В	В	В
В	Н	В	Н	В	В	В	В	В	Н	В	В
В	В	Н	Н	В	В	В	В	В	В	Н	В
В	В	В	Н	В	В	В	В	В	В	В	Н

Лабораторная работа №7

Введение

Сумматорами называются логические устройства, выполняющие операцию сложения двух чисел. В зависимости от способа обработки чисел различают последовательные и параллельные сумматоры.

Последовательные сумматоры строятся на основе одноразрядной суммирующей схемы. В таких устройствах сложить двух чисел производится поразрядно последовательно во времени.

Параллельные сумматоры комбинационного типа строят, как правило, по каскадному принципу на основе композиции одноразрядных суммирующих схем, причем обработка чисел в таких устройствах производится одновременно во всех разрядах. Логическое проектирование в этом случае сводится к синтезу одноразрядных сумматоров и организации цепей переноса в соответствии с заданными требованиями на быстродействие.

Одноразрядные суммирующие схемы различают по числу входов. Рассмотрим синтез одноразрядных суммирующих схем на два входа
и . Эти схемы часто называются полусумматорными или сумматорами по модулю 2. Выходными сигналами такого устройства являются сумма и перенос , который при суммировании по модулю 2 не используется. Работа полусумматора может быть задана таблицей истинности 7.1, в соответствии с которой и могут быть записаны в виде:

(7.1)

При построении сумматоров на ИС обычно ставится задача оптимального проектирования для удовлетворения требования максимально быстродействия и обеспечения минимального количества однотипных логических элементов. Быстродействие устройств на ИС в основном определяется задержкой логических элементов НЕ. Поэтому для получения максимального быстродействия сумматоров необходимо проектировать схему с минимальным числом последовательно соединенных элементов НЕ. Отсюда предпочтительным при построении комбинационных схем с максимальным быстродействием является функционально избыточный базис И-ИЛИ-НЕ.

Таблица 7.1

Таблица истинности полусумматора

Рассмотрим реализацию полусумматора на логических элементах И-ИЛИ-НЕ. Для этого представим выражение для переключающих функций (7.1) в виде структурного уравнения:

Схемное решение для этой функции с учетом цепи образования переноса показано на рисунке 7.1.

Поскольку коэффициент разветвления по выходу логического элемента И в интегральных схемах, как правило, не превышает единицы, то при реализации переключательной функции для однотипности применяется элемент И-ИЛИ-НЕ, в котором в силу использования только одного входа элементов И выполняется функция ИЛИ-НЕ. Тогда функция может быть представлена структурным уравнением

Рис.7.1. Примеры структуры полусумматоров, использующих прямые и инверсные коды слагаемых: а) схема, выполненная на элементах И-ИЛИ-НЕ; б) схема, выполненная на элементах И-НЕ с разделением цепей функций , ; в) схема, выполненная на элементах И-НЕ с объединением цепей , .

Максимальное быстродействие полусумматора, выполненного на логических элементах И-ИЛИ-НЕ, определяется временем задержки одного элемента НЕ.

Представим выражение (7.1) в форме, удобной для реализации на логических элементах И-НЕ:

(7.2)

На рис. 7.1(б) показана структура, построенная по уравнениям (7.2). Схема содержит четыре логических элемента И-НЕ и один инвертор. Время суммирования ее определяется задержкой двух последовательно соединенных элементов НЕ.

С целью сокращения количества логических элементов, необходимых для построения сумматора, преобразуем переключательную функцию (7.1) так, чтобы использовать общий логический элемент для реализации как функции суммы, так и функции переноса. Тогда система логических формул для инверсных значений , может быть представлена в виде:

Содержание отчёта

1. Цель работы.

2. Схемы сумматоров тремя видами переноса (поразрядным последовательным переносом, со сквозным последовательным переносом, с групповым переносом).

3. Осциллограммы управляющих импульсов.

4. Осциллограммы с выходов восьмых разрядов каждого сумматора, позволяющие сравнить быстродействие схем при сложении двух чисел А=11111111 и В=00000001.

5. Выводы по работе.

Контрольные вопросы

1. Назначение сумматоров и их применение в устройствах ЧПУ.

2. Как различаются сумматоры в зависимости от способа обработки чисел?

3. Как осуществляется сложение в последовательных и параллельных сумматорах?

4. Схема полусумматора или сумматора по модулю 2.

5. От чего зависит быстродействие устройств на интегральных схемах?

6. Схема полусумматора на элементах И-НЕ.

7. Схема полусумматора на элементах И-ИЛИ-НЕ.

8. Пояснить схему и принцип действия сумматора с поразрядным последовательным переносом.

9. Пояснить схему и принцип действия сумматора со сквозным последовательным переносом.

10. Пояснить схему и принцип действия сумматора с групповым переносом.

Лабораторная работа №5

ИЗУЧЕНИЕ РЕВЕРСИВНОГО СЧЕТЧИКА

Введение

Реверсивные счетчики

Таблица 5.1

12 Следующая ⇒