Ход проектирования устройства на VHDL

⇐ ПредыдущаяСтр 7 из 11Следующая ⇒

1. разрабатывается/описывается вычислительное устройство в виде поведенческой модели, на которой отрабатывается задуманный алгоритм функционирования с его проверкой;

2. поведенческая модель вручную перерабатывается в синтезируемой модели вычислительного устройства, описываемого на уровне регистровых передач. Такая модель после трансляции компилятором-синтезатором дает проектную документацию в виде файлов описания схему вычислительного устройства на уровне вентилей (EDIF-файл). При этом автоматически выполняется логическая оптимизация вычислительного устройства. Одновременно этот файл автоматически преобразуется в VHDL-модель вычислительного устройства на уровне вентилей.

3. проект вычислительного устройства в виде EDIF-файла поступает на вход любой современной САПР (Cadence и Mentor Graphics)для разработки и создания интегральных микросхем. Эти САПР выполнят замену вентилей на библиотечные элементы, и размещение на плоскости кристалла, трассировку межсоединений, проектирование масок, проверку соответствия проектным нормам и т.д. В результате получаются файлы с проектной документации для изготовления кристалла с его печатной моделью, учитывающей задержки сигнала, как в вентилях, так и в межсоединениях.

Стоимость ошибок при проектировании СБИС очень высока, особенно на ранних этапах, поэтому все этапы проектирования (алгоритмический, структурный, логический и технологический) сопровождаются моделированием вычислительного устройства с помощью «испытательного» стенда. Этот стенд представляет собой VHDL-модель, ставными частями которой будут: модель тестируемого устройства, модели внешних устройств, модель генератора тактовых сигналов (частот) и логического анализатора. На всех этапах проектирования может использоваться «один и тот же» стенд.

В микроэлектронной индустрии также получил развитие язык Verilog. VHDL более универсальный и гибкий язык, но он проигрывает в быстродействии языку Verilog, особенно при моделировании на уровне вентилей и транзисторов.

· VHDL-язык получил более широкое распространение в университетах и исследовательских центрах, т.к. он более строгий, стройный, универсальный и расширяемый язык.

· В VHDL есть пакеты для моделирования аналоговых схем и моделирования многозначной логики.

· VHDL дешевле, чем Verilog.

· Все современные САПР имеют компиляторы как с Verilog, так и с VHDL.

· VHDL стандартный и общепринятый язык для всех современных производителей БИС.

· Разработаны компиляторы, транслирующие VHDL-программы в эквивалентный им Verilog-программы.

· Все современные САПР обеспечивают размещение и трассировку на основе VHDL-описания. Можно легко производить стыковку VHDL-приложений для различных блоков, разработанных разными фирмами-производителями в различных сочетаниях.

· VHDL – это стандарт будущего.

Технология разработки систем на кристалле

Число транзисторов на кристалле СБИС с каждым годом увеличивается на 60%. Увеличение степени интеграции привело к тому, что оборудование, которое размещалось на одной печатной плате, стало возможным разместить на одном кристалле. Причем, это стало возможным благодаря уменьшению общей стоимости микросхем, уменьшению энергопотребления и повышению надежности. Сегодня на одном кристалле размещается не только конкретное функциональное устройство (например, ЦП), на и другие, такие как АЦП, АЗУ, ПЗУ. Блок цифровой обработки сигналов, интерфейсные узлы и т.д. дополняющие его до завершенного устройства. Это устройство называют system on the chip (SOC) или система на кристалле (СНК).

СНК – это, как правило, заказная СБИС.

Чтобы разработка СНК себя окупила, необходимо реализовать десятки и сотни СБИС. Проект вычислительной системы на ПЛИС (программируемая логическая ИС) может быть выгодна при партии от 10 до 100 экземпляров, и такая разработка до 10 раз быстрее, чем разработка заказной СБИС, поэтому это основная элементная база СНК.

Лекция 20

Проектирование топологии заказных КМОП БИС[3]

В настоящее время интерес к заказным БИС достаточно велик. В кристалл интегрируется стандартное фиксированное ядро массового применения (МК, драйвер, периферийные контроллеры, массивы памяти и т.д.). Специфика разработки заказной БИС требует проектирования кристалла без предварительной подготовки базовых технологических слоев, специально сконструированных элементов и функциональных микроблоков и возникает необходимость проектировать единые маски для всех технологических слоев. Разработка физических библиотечных элементов - топология цифровых схем – и ручное уплотнение библиотек и ячеек позволяет уменьшить площадь кристалла. При этом заказчик является разработчиком идеи, заложенной в кристалле.

С повышением степени интеграциирH цифровых БИС стираются различия между этапами чисто логического и схемотехнического проектирования, и используются новые методы разработки, основанные на высокой степени абстракции, и новые методы структурной организации БИС, такие как «система на кристалле». На кристалле при том размещается фиксированное сложное микропроцессорное ядро, включая оперативную память для хранения программы данных, а также достаточного объема программирования логики для специализации кристалла под поставленную задачу. Обязательным условием внедрения этих тенденций является совмещение аналоговых и цифровых функций. Важнейшим этапом при этом является разработка топологии БИС. Наиболее востребованными системами проектирования топологии являются Cadence и Mentor Graphics. При этом используются редактор топологии, средства размещения и трассировки блоков, контроль геометрических (DRC) и электрических (ERC) проектных норм, сравнение топологической реализации схемы с ее исходным описанием (LVS).

Далее кристалл наполняется конечной физической топологией и передается на завод изготовителя. Завод изготавливает набор физических шаблонов и воплощает изделие в кремний. При том за функциональность БИС отвечает разработчик, а завод гарантирует качество технологического процесса.

Топология БИС – это множество геометрических фигур, расположенных в различных топологических слоях. В КМОП БИС обычно и используются прямоугольные конфигурации транзисторов. Топологические слои объединяют фигуры, которые будут перенесены на один фотошаблон. Некоторое множество фигур в одном или нескольких топологических слоях объединяются в топологическую группу. Топологическая группа, кроме геометрических фигур, может содержать ссылки на другие группы, формируя иерархическое описание топологии БИС.

Топологический редактор позволяет либо непосредственно строить топологию, либо формировать ее из стандартных ячеек, содержащихся в библиотеке. Редактор также позволяет редактировать топологии ячеек в соответствии с конкретными требованиями. После разработки топологии отдельны фрагментов, происходит их размещение и трассировка межсоединений. После ввода описания топологий происходит ее верификация на соответствие проектным нормам. Контроль происходит автоматически в соответствии конструкторско-технологическим требованиям (DRC-контроль). После DRC-контроля работает программа восстановления электрической схемы (LVC) из описания топологии в виде таблицы цепей, где происходит верификация логических и электрических схем, перекрестная проверка описаний схемы на логическом и топологическом уровнях, а также повторное моделирование и верификация временных параметров. Таблица цепей передается в программу контроля электрических проектных норм (ERC-контроль).

В результате работы программы идентифицируются все неправильно соединенные элементы, а также все нарушения электрических проектных норм.

Маршрут проектирования завершается преобразованием формата проектного файла в промежуточную форму, используемую при передаче проекта на кремниевую фабрику (например, CIF-формат).

Таким образом, проектирование топологии – это процесс преобразования электрической или логической схемы в описание послойной реализации схемных компонентов (транзисторы, диоды, резисторы), и связи между ними в многослойной интегральной структуре. Верификация топологии включает в себя контроль проектных норм, экстракцию (восстановление) электрической схемы из описания топологии, сравнение с исходной схемой и средства обработки найденных нарушений.

Главная цель разработки топологии КМОП БИС состоит в эффективном использовании площади кристалла, однако, необходимо учитывать, что характеристики КМОП БИС, в частности динамические, сильно зависят от паразитных емкостей и сопротивлений, определяемых топологией. Поэтому необходимо находить компромисс между рациональным использованием площади кристалла и получением хороших характеристик БИС.

Методология проектирования систем на кристалле[4]

Известно, что полупроводниковая промышленность развивается по детально разработанному плану, который известен как International Technology Roadmap For Semiconductors (ITRS). Он представляет собой план-прогноз ежегодно публикуемый международной организацией Semiconductor Industry Association (SIA). В основе ITRS лежит несколько простых принципов: закон Мура об удвоении числа элементов СБИС каждые 1, 5-2 года, стремление обогнать конкурентов часто приводит к тому, что производители выводят на рынок новые изделия раньше чем это предусмотрено ITRS, и в результате закон Мура из экспоненциального в. Главное назначении е ITRS состоит в том, что этот документ не только прогнозирует динамику параметров, но и содержит точные указания относительно того, какими конструкторскими и технологическими средствами новые параметры могут быть достигнуты, когда и какие технические средства должны быть разработаны и освоены производством. Таким образом, ITRS является руководством не только для разработчиков приборов, но и дл разработчиков техпроцесса и техоборудования.

С переходом к проектным нормам субмикрона (130нм и менее). Кроме трудностей технологического свойства, связанных с тем, что традиционная конструкция МОП транзистора перестает работать из-за различных паразитных эффектов, проявляющихся в конструкциях очень малого размера, возникли проблемы, связанные с программно-аппаратным и методологических обеспечением процесса проектирования.

В настоящее время, большинство фирм-разработчиков СБИС являются фаблесс-компаниями, т.е. не имеют собственной производственной базы. Производство же кристаллов производится на кремниевых фабриках, которые представляют разработчикам библиотеки идеологического синтеза. В том случае актуальным становится использование СФ-блоков, которые представляют собой полностью отработанные и разведенные элементы, как правильно используемые в СНК. Приведем среднюю стоимость подготовки производства (изготовление фотошаблонов) и выпуск опытной партии в количестве 10-12 пластин («инженерный лот») на фабриках Юго-Восточной Азии с учетом доставки в России.

Технологии (микрон)	Стоимость запуска тестовых кристаллов (тыс. долларов)	Стоимость подготовки производства (комплект фотошаблонов, тыс. долларов)	Стоимость одной пластины при серийном производстве без учета корпусирования (доллары)	Ориентировочное число кристаллов с одной пластины при размере кристалла 3*4 мм по технологии 0, 18 мк (шт). Выход годных 93%
0, 25
0, 18
0, 13				3300-5000
0, 09				6300-9000

Лекция 21

⇐ Предыдущая 2 3 4 5 678 9 10 11 Следующая ⇒