Новые методы проектирования кристаллов микросхем (моментально стали стандартными)

⇐ ПредыдущаяСтр 8 из 11Следующая ⇒

Для выполнения любого сложного проекта необходимо сделать его иерархическую декомпозицию. Эта декомпозиция базируется (основана) на концепции абстракции проекта. В процессе разработки выделяются различные уровни абстракции в зависимости от стадии проектирования. Объектом абстракции может быть:

· система;

· регистр;

· вентиль

· геометрия библиотечного элемента на кристалле.

Уровни абстракции проекта

1. поведенческий (системный) – производится функциональное описание системы. После первого уровня производится поведенческий синтез, после чего переходим на второй уровень;

2. межрегистровых передач – описываются компоненты и соединения между ними. RTL – Register Translate Level. Производится логический синтез;

3. вентильный (логический) – схема описывается на основе компонент библиотек низкого уровня. Производится физический синтез;

4. уровень фотошаблона (геометрический) – происходит физическое воплощение проекта.

Системный уровень описания проекта (System Level Description) состоит из поведенческого описания в терминах функций, выражений, алгоритмов.

На уровне регистровых передач проект представляется совокупностью арифметических и логических узлов, элементов памяти и т.д.

Вентильный или логический уровень (Logic Level) описывает проект на уровне логических вентилей (Logic Gates) и триггеров (Flip-Flops). В этом случае поведение схемы можно описать системой логических уравнений. Эти логические элементы представляются на кремниевом (топологическом) уровне (Geometric Level) в виде топологических элементов и межсоединений.

Эти маршруты называются маршрутами проектирования (Design Flown).

Традиционно при проектировании специализированных СБИС используется нисходящее проектирование.

Нисходящее проектирование подразумевает минимальное взаимодействие между командами разработчиков на различных фазах проекта. Процесс начинается с разработки технических требований (Specification), их последующей проработки, проведения предварительного моделирования с помощью специализированных пакетов или на языке высокого уровня (например, С). Задача моделирования СБИС усложняется тем, что необходимо разработать не только модель системы, но и модели тестовых взаимодействий с учетом шумов, эффектов квантования и особенностей тракта передачи сигналов. На выходе первого этапа должна быть выполнена полная функциональная проверка технических требований.

На следующем этапе осуществляется описание проекта с помощью одного из языков описания оборудования – VHDL или Verilog на уровне межрегистровых передач.

Функциональные возможности описания на уровне регистровых передач моделируются и верифицируются относительно исходных технических требований. Этот этап называется функциональной верификацией проекта.

По описанию на уровне RTL с помощью программно-логического синтеза формируется список цепей (Gate Net), который учитывает задержки на библиотечных элементах (но, как правило, не учитывает временные задержки на межсоединениях) и используется для временной верификации проекта (Timing Verification). Цель временного моделирования – проверить, удовлетворяет ли разрабатываемая БИС заданным временным ограничениям.

На основании данных синтеза топологии разрабатывается и оптимизируется разводка кристалла (Floor Plan), путем размещения библиотечных элементов и межсоединений неким рациональным образом. После разработки топологии можно повторно выполнить формирования файла задержек и последующее временное моделирование, учитывающее задержку в межсоединениях. Затем кристалл можно передавать в производство и производить тестирование образцов.

Недостатком этого подхода к проектированию в том, что с увеличением сложности проекта увеличивается опасность появления ошибок и затрудняется процесс их поиска. Более того, на сколько удовлетворяет разрабатываемая БИС предъявляемым к ней требованиям, становится ясно только в самом конце проектирования. Ошибки, обнаруженные в конце той или иной стадии проектирования, ведут к повторному ее выполнению и к увеличению сроков и стоимости проектирования.

Последнее время становится популярным подход (или методология) «описал-опробовал-доделал». После этапа постановки задачи (спецификация исходных требований) происходит оценка различных элементов системы для реализации функциональных возможностей в пределах, указанных в конструктивных ограничениях, и технические требования модифицируются на стадии доводки проекта.

Этот подход позволяет выявить ошибки на ранних стадиях процесса проектирования.

Для ввода описания проекта сегодня используют один из следующих способов:

1. использование при описании проекта элементов из стандартной библиотеки;

2. описание с помощью высокоуровневых моделей на языках С и С++;

3. описание на языках VHDL, System C, Verilog;

4. поведенческое описание представлено в виде математической модели. На основе этого описании разрабатывается системная модель. Включающая в себя поведенческое описание и окружение разрабатываемой системы, что позволяет отразить взаимодействие СБИС с другими элементами оборудования.

При наличии системной модели можно разделить проект на аппаратную и программную части, а также подготовить спецификацию для этапов функционального проектирования. На основе этой модели оцениваются и основные физические параметры разрабатываемо микросхемы: число выводов, потребляемая мощность, площадь кристалла. Для этого используются программы прогностической оценки, которые основаны на обработке статистики по завершенным проектам и дают погрешность до 20% (для освоенных технологий производства).

Для верификации разработаны системные модели, необходимо создать тестовое окружение. Оно, как правило, включает генераторы вводных сигналов и блоки отображения выходной информации. Тест должен покрывать все возможные состояния схемы. Если в процессе верификации выявлены ошибки, требуется скорректировать поведенческую модель и повторить моделирование. Системная верификация производится одновременно с системным проектированием. При этом проводится проверка единства среды проектирования и совместимости модулей САПР, наличие СУБД и документирование проекта. На этом этапе также выполняется сравнения результатов прогноза основных технических параметров с требованием технического задания, а также оценивается себестоимость изделия. Работа завершается подготовкой частных ТЗ на составляющие программные и аппаратные части проекта. В дальнейшем работа над этими частями может вестись параллельно.

Синтез проекта на основе поведенческого описания

Синтез производится в два этапа стандартными средствами САПР.

На первом этапе из поведенческого описания получается RTL описание, кроме того, важные функцией синтезатора является оптимизация всей схемы. Логический синтез – процесс автоматизированного создания электрической (логической) схемы на базе RTL-описания и библиотек элементов логического уровня о производителя СБИС.

На втором этапе синтеза производится синтез списка соединений из RTL-описания, полученного на первом этапе. При синтезе используется набор базовых элементов, представляемый фабрикой-производителем микросхем.

Лекция 22

Основные ограничения, передаваемые на второй этап синтеза

1. скорость работы кристалла;

2. занимаемое на кристалле место;

3. максимальное число приемников для одной логической цепи;

4. оптимизация логики и удаление лишних элементов;

5. ограничение на время распространения сигнала между базовыми логическими элементами.

Верификация проекта

Вентильная верификация обычно сводится к статическому временному анализу списка цепей, полученному в результате логического синтеза. Моделирование системы на поведенческом уровне на языках VHDL и Verilog позволяет проверить работу функциональной модели, получить временные диаграммы работы СФ-блоков и системы в целом, оценить основные динамические параметры СНК. Электрическая модель на транзисторном уровне не пригодна для моделирования СНК (модель тогда должна содержать миллионы элементов). Однако, эта модель необходима, т.к. она используется для проверки задания на разработку топологии, поэтому в состав современных САПР входят специальные скоростные симуляторы, в которых используются упрощенные модели транзисторов и приближенные быстродействующие алгоритмы. Эти симуляторы, как правило, дают погрешность 10-20%, но скорость моделирования увеличивается в сотни раз.

Таким образом, мы рассмотрели часть маршрутов проектирования СБИС, которые предшествуют разработке топологии кристалла. Этот этап называют Front-and-Design.

⇐ Предыдущая 2 3 4 5 6 789 10 11 Следующая ⇒