|
Архитектура Аудит Военная наука Иностранные языки Медицина Металлургия Метрология Образование Политология Производство Психология Стандартизация Технологии |
|
|
Архитектура Аудит Военная наука Иностранные языки Медицина Металлургия Метрология Образование Политология Производство Психология Стандартизация Технологии |
Разновидности регистров. Параллельные регистры.Стр 1 из 6Следующая ⇒
Дешифраторы. Дешифратор – устройство для преобразования параллельного кода в позиционный унитарный (активный сигнал только на одном выходе). Шифраторы относятся к комбинационным микросхемам, выходное состояние которых однозначно определяется входным состоянием блока (без памяти). Обозначение на схеме: DC (decoder). Дешифратор: полный ( Виды дешифраторов: Линейные, Пирамидальные, Многоступенчатые Параметры дешифраторов: Время дешифрации, Кол-во используемых логич. элм-ов. Основные достоинства: использование только двухвходных элементов. Недостаток: низкое быстродействие.
------------------------------------------------------------------------------------------- 6. Мультиплексор – Мультиплексор – устройство, коммутирующее в желаемом порядке информацию, поступающую с нескольких входов. Мультиплексор обладает двумя типами входов: управляющие и информационные. У мультиплексоров, выпускаемых в виде самостоятельных изделий, число информационных входов не превышает 16. Большее число входов обеспечивается путем наращивания. Два сопособа наращивания: объединение нескольких мультиплексоров в пирамидальную систему, либо последовательным соединением разрешающих входов и внешних логических элементов.
Пирамидальный характер состоит в том, что каждая ступень, начиная с первой, имеет больше входов, чем последующая. Недостатки: Много микросхем, невысокое быстродействие. Мультиплексоры могут использоваться в делителях частоты, триггерных устройствах. Рассмотрим функционирование четырехвходового мультиплексора (4→ 1), который условно изображен в виде коммутатора рис., а, а состояние его входов D1, D2, D3, D4 и выхода Y приведено на рис. б. Исходя из таблицы, можно записать следующее уравнение:
Четырехвходовый мультиплексор: условное графическое обозначение (а) и его реализация на логических элементах (б) Цифровые компараторы Цифровые компараторы (от английского compare – сравнивать) выполняют сравнение 2-х чисел А, В одинаковой разрядности, заданных в двоичном или двоично-десятичном коде. В завис-ти от схемного исполнения компараторы могут определять рав-во А==В или нерав-ва А< В, А> В. Рез-тат сравнения отображается в виде логич-го сигнала на одноименных вых-ах. Цифровые компараторы применяются для выявления нужного числа в цифровых последовательностях, для отметки времени в часовых приборах, для выполнения условных переходов в вычислит-х устр-ах, а также в адресных селекторах.
Переключательную функцию F позволяют реализовать логические двухвходовые элементы " Исключающее ИЛИ". На рис. 22.8 показан один из вар-ов реализации схемы сравнения.
Если попарно равны между собой все разряды двух n-разрядных двоичных чисел, то равны и эти два числа А и В. Применяя цифровой компаратор для каждого разряда, например, четырехзначных чисел, и определяя значения F1, F2, F3, F4 логических переменных на выходах компараторов, факт равенства А = В установим в случае, когда F = F1• F2 • F3 • F4 = 1. Если же F = 0, то А ≠ В. Нер-во А > В обеспеч-ся (для четырехразрядного числа) в четырех случаях: или А4 > В4, или А4 = В4 и А3 > В3, или А4 = В4, А3 = В3 и А2 > В2, или А4 = В4, А3 = В3, А2 = В2 и A1 > B1 (где А4 и В4 – старшие разряды чисел А и В). Если поменять местами Ai и Вi, то будет выполняться неравенство А < В. Представленные микросхемы являются четырехразрядными компараторами, в которых каждый из одноразрядных компараторов аналогичен рассмотренной ранее схеме. Данные микросхемы имеют расширяющие входы А < В, А = В, А > В, что позволяет наращивать разрядность обоих чисел. ------------------------------------------------------------------------------------------- 7. Демультиплексор – устр-во в котором сигналы с одного информационного входа распределяются в желаемой последовательности по нескольким выходам. Выбор выходной линии осуществляется при помощи сигналов, поступающих на адресные входы. Бывают полными и неполными.
Демультиплексоры в виде самостоятельных ИС не изготавливаются, т.к. их функции могут выполняться дешифратором.
Для наращивания числа выходов демультиплексора используют каскадное включение демультиплексоров.
При наличии на адресных шинах А0 и А1 нулей информационный вход X подключен к верхнему выходу DMX и в зависимости от состояния адресных шин А2 и А3 он может быть подключен к одному из выходов DMX1. Так, при А2 = А3 = 0 вход X подключен к Y3. При A0 = 1 и A1 = 0 вход X подключен к DMX2, в зависимости от состояния А2 и А3 вход соединяется с одним из выходов Y4 → Y7 и т. д. Функции демультиплексоров сходны с функциями дешифраторов. Дешифратор можно рассматривать как демультиплексор, у которого информационный вход поддерживает напряжение выходов в активном состоянии, а адресные входы выполняют роль входов дешифратора. Поэтому в обозначении как дешифраторов, так и демультиплексоров используются одинаковые буквы – ИД. Дешифратор
может быть использован как демультиплексор, т.е. функциональный узел комбинационного типа, позволяющий коммутировать двоичный сигнал из одного в N каналов. При этом номер коммутируемого канала определяется адресным двоичным кодом. Так, комбинация X3, X2, X1, X0 определяет номер выхода дешифратора, который может быть скоммутирован с одним из входов E1 или E2. Например, при подаче E2=0 информация по E1 передается на соответствующий выход дешифратора. Остальные выходы постоянно находятся в состоянии логической единицы. Так, при X3, X2, X1, X0 = 0101 информация со входа «D» поступает на пятый выход дешифратора, причем в случае необходимости второй вход стробирования может быть использован для выборки ИС – дешифратора, например с целью увеличения количества коммутируемых каналов. В этом случае можно поступить так же, как и при увеличении разрядности дешифратора. Так мультиплексор-демультиплексор
содержит два четырехвходовых мультиплексора 4→ 1, которые могут использоваться и как демультиплексоры 1→ 4. Микросхема содержит один общий инверсный вход разрешения (стробирования) и два общих адресных входа. При логической 1 на входе разрешения выходы отключаются от информационных входов и переходят в высокоимпедансное состояние. При активизации входа разрешения, т. е. при подаче на него логического 0, происходит соединение одного из информационных входов (в соответствии с кодом на адресных входах) с выходом микросхемы. Поскольку это состояние происходит при помощи двунаправленных ключей на КМОП-транзисторах, то сигнал может передаваться как со входов на выход (режим мультиплексора), так и с выхода нa входы (режим демультиплексора). ------------------------------------------------------------------------------------------- Сумматоры Сумматор — логический операционный узел, выполняющий арифметическое сложение кодов двух чисел. При арифметическом сложении выполняются и другие дополнительные операции: учет знаков чисел, выравнивание порядков слагаемых и тому подобное. Сумматоры классифицируются по разным признакам. В зависимости от системы исчисления: Двоичные, Двоично-десятичные (двоично кодированые), Десятичные, Прочие По количеству одновременно обрабатываемых разрядов складываемых чисел: Одноразрядные, Многоразрядные По числу входов и выходов одноразрядных двоичных сумматоров: Четвертьсумматоры (два входа, на которые подаются два одноразрядных числа, один выход, на котором реализуется арифметическая сумма); Полусумматоры (два входа, на которые подаются одноимённые разряды двух чисел, два выхода: на одном реализуется арифметическая сумма в данном разряде, а на другом ≈ перенос в следующий (более старший разряд)); Полные одноразрядные двоичные сумматоры (три входа, на которые подаются одноименные разряды двух складываемых чисел и перенос из предыдущего (более младшего) разряда, два выхода: на одном реализуется арифметическая сумма в данном разряде, а на другом ≈ перенос в следующий (более старший разряд)). По способу представления и обработки складываемых чисел многоразрядные сумматоры подразделяются на: Последовательные, в которых обработка чисел ведется поочередно, разряд за разрядом, на одном и том же оборудовании; Параллельные, в которых слагаемые складываются одновременно по всем разрядам, и для каждого разряда имеется свое оборудование. Полусумматоры и одноразрядные сумматоры. Cложение двух одноразрядных двоичных чисел характеризуется таблицей сложения (таблицей истинности), в которой отражаются значения входных чисел А и В, значение результата суммирования S и значение переноса в старший разряд Р (рис. 22.1).
Работа устройства, реализующего таблицу истинности, описывается следующими уравнениями:
Очевидно, что по отношению к столбцу S реализуется логическая функция «исключающее ИЛИ».
Поскольку полусумматор имеет только два входа, он может использоваться для суммирования лишь в младшем разряде. При суммировании двух многоразрядных чисел для каждого разряда (кроме младшего) необходимо использовать устройство, имеющее дополнительный вход переноса. Такое устройство (рис. 22.3) называют полным сумматором и его можно представить как объединение полусумматоров Сумматор обозначают через SM.
На выходах S1 – S3 формируется код суммы чисел А2А1А0 и В2В1В0, а на выходе Р3 – сигнал переноса в следующую микросхему, так как при сложении двух трехразрядных двоичных чисел может получиться четырехразрядное число. ------------------------------------------------------------------------------------------- Вычитатели. С помощью одних и тех же сумматоров можно не только складывать, но и вычитать двоичные числа. Операция вычитания эквивалентна операции сложения, если числа представлены в дополнительном коде. Дополнительный код отрицательного числа формируется путем инвертирования всех цифр числа, потом к полученному результату прибавляется единица.
Операции сложения и вычитания можно выполнять на основе одного суммирующего устройства. В этом случае цифры числа B подаются на входы сумматора через логический элемент " исключающее ИЛИ". На второй вход ЛЭ подается управляющий сигнал Z. Если Z = 0, то цифры числа В подаются на вход сумматора без изменения. Если Z = 1, то производится инверсия цифр числа B. Одновременно Z воздействует на вход переноса P0 сумматора. Эти действия приводят к переводу числа B в дополнительный код. Сумматор выполняет операцию вычитания.
Устройство сложения / вычитания Перемножители На рис. 22.11 показана схема для перемножения двух двоичных чисел: четырехразрядного A = A4A3A2A1 и трехразрядного B = B3B2B1. Семиразрядное произв-ие форм-ся за счет паралл. умножения множимого на каждый разряд множителя ЛЭ 2И и сложения промежуточных произв-ий со сдвигом на один разряд - сумматором. При этом выпол-ся след. условия: М2 = А2В1 + А1В2, аналогично образ-ся рез-ты Mi: путем сумм-ния частичных произв-ий, распол-ых в одном столбце. Здесь M – бит переноса из предыд. разряда. Применение ЛЭ «И» для выпол-ия арифмет. операции умножения в данном случае закономерно, поскольку в рамках одного разряда и арифмет., и логич. умножение подчиняется общим правилам. Цифры в скобках у микросхем относятся к примеру перемножения двух чисел, A = 11012 и B = 1102. Последов-ть действий такова:
Перемножающее устройство построено секционно. На основе первого сумматора осущест-ся умножение числа A на первые два разряда числа B, образ-ся промежут-ая сумма 1. После этого получ-ый рез-т суммируется с результатами перемножения числа A на B. Второй сумматор дает конечный результат. Пример: умножитель К55ИП8 (X, Y-вх. сомножителей, X0, Y0-вх. переноса, L-вх.загрузки вых., F-вых. произв-ия, C4-вых. переноса.На вых. умножителя содерж-ся 5 асинхр. D-тригеров, загрузка к-рых осущ-ся по сигналу вх.L.При L=1 рез-т умн-ия перед-ся на вых. и фиксир-ся при L=0)
-------------------------------------------------------------------------------------------
RS-триггеры. Тр-ры-устр-ва, кот. явл-ся эл-ми памяти, сохр. свое сост-ие при отключ. вх. сигнала, имеющие 2 устойчивых состояния – 1 и 0. Различают инфор-ые и управл-ие вх. Инф-ые вх. исп-ся для упр-ия сост-ием триггера. Упр-ие входы обычно исп-ся для предварительной установки триггера в некоторое состояние и для синхронизации. Триггеры имеют 2 выхода: прямой и инверсный. Триггеры класс-ют по способу приема информации, принципу построения и функциональным возможностям. По способу приема инф-ии разл-ют асинхронные и синхронные триггеры. Асинхронный триггер изм-ет свое сост-ие непосредственно в момент появления соответ-го инфор-ого сигнала. Синхронные триггеры реаг-ют на инф-ые сигналы только при наличии соответ-го сигнала вх. синхр-ии С. Синхронные триггеры подразделяют на триггеры со статическим и динамическим управ-ем по входу синхронизации С. Статические триггеры воспринимают инфор-ые сигналы при подаче на вход С логической единицы или логического нуля. Динамические триггеры воспринимают инф-ые сигналы при изм-ии (перепаде) сигнала на входе С от 0 к 1 (прямой динамический С-вход) или от 1 к 0 (инверсный динамический С-вход). По способу построения различают одно- и двухступенчатые триггеры. В одноступенчатом триггере имеется одна ступень запоминания информации, а в двухступенчатом – две такие ступени. Вначале информация записывается в первую ступень, а затем переписывается во вторую и появляется на выходе. Двухступенчатый триггер обозначают ТТ. По функциональным возможностям триггеры разделяют на следующие классы: - с раздельной установкой состояния 0 и 1 (RS-триггеры); - универсальные (JK-триггеры); - с приемом информации по одному входу D (D-триггеры, или триггеры задержки); - со счетным входом Т (Т-триггеры). RS: Триггер имеет два информационных входа: S (установка) и R (сброс). Комбинацию вх. сигналов St = 1, Rt = 1 наз-ют запрещенной, т.к. после состояние (1 или 0), предсказать заранее невозможно.Триггер м.б. реализован на двух элементах ИЛИ-НЕ или И-НЕ. В асинхронном RS-триггере на эл-тах И-НЕ переключение произв-ся логич. «0», подаваемым на вх. R или S, т. е. реал-ся обратная табл. переходов. Запрещенная комбинация соответствует логическим «0» на обоих входах. Синхронный RS-триггер.Если на входе С –«0», то и на выходе верхнего вх. эл-та «И-НЕ», и на вых. нижнего будет «1». (это обесп-ет хранение информации).Если на вх. С –«0», то возд-ие на входы R, S не приводит к изм-ию сост-ия триггера. Если же на вход синхр-ии С подана «1», то схема реагирует на вх. сигналы. Для устранения неопред-ти прим-ся двухступенчатые триггеры. Двухступ-ый триггер состоит из 2-ух синхр-ых RS-триггеров и допол-го элемента НЕ. При подаче входных упр-их сигналов и синхросигнала произ-ся запись инф-ии в первый триггер.При этом второй триггер не изм-ет своего сост-ия, т.к. на его синхровход с инвертора подается «0». Только по окончании записи в первый триггер при изменении синхросигнала с 1 на 0 произв-ся запись во второй триггер двухступенчатой системы. Таблица истинности синхронного RS-триггера (ИЛИ-НЕ)
-----------------------------------------------------------------------------------
JK-триггеры. Тр-ры—устр-ва, кот. явл-ся эл-ми памяти, сохр. своё сост. при отключ. вх. сигнала, логич. схема с полож. обратной связью, имеющую два устойчивых состояния – единичное и нулевое, обозн-ся соответ-о 1 и 0. В основе любого триггера находится кольцо из двух инверторов. J-вх. для устн-ки «1», K-вх. для уст-ки в «0» в универ-ом тр-ре. Появл-ие на обоих инф-ых вх. «1» приводит к изм-ию сост-ия тр-ра(нет запрещен. комб.) JK реал-ся в виде двухтактных триггеров (т. е. JK явл-ся синхронными). Для динам. тр-ров характерно блокирование инф-ых вх. в тот момент, когда полученная инф-ия передается на вых. При подаче на вход S «1», а на вход R«0» тр-р уст-ся в нулевое состояние (Q = 0). При S = R = 1 тр-р раб-ет как синхр. JK-триггер, причем срабатывает он при изм-ии сигнала на входе синхр-ии С от 1 к 0.
Универсальный JK-триггер Универсальный JK-триггер может использоваться как D, T и RS-триггер.
D-триггеры. T-триггеры. Тр-ры—устр-ва, кот. явл-ся эл-ми памяти, сохр. своё сост. при отключ. вх. сигнала, логич. схема с полож. обратной связью, имеющую два устойчивых состояния – единичное и нулевое, обозн-ся соответ-о 1 и 0. В основе любого триггера находится кольцо из двух инверторов. Т-счетный(общий) вх.Т-тр-р изм-ет свое логич. сост-ие на противополож. по каждому активному сигналу на инф-ом вх. Т. Т-тр-р может строиться как на JK, так и на D-тр-рах. Если на J и K под-ся «1», то JK-тр-р переход. в инверс.сост-ие, это позволяет создать на базе JK-тр-ра Т-тр-р, объединяя входы J и К. Наличие в D-тр-ре динам. С входа позволяет получить на его основе T-тр-р. вход D соед-ся с инверсным выходом, а на вход С подаются счетные импульсы.В рез-те тр-р при каждом счетном импульсе запоминает значение «неQ», то есть будет переключаться в противополож. сост-ие. Хранение инф-ии осущ-ся при подаче на вход С «0» или «1». На выход передается и запом-ся на период повторения синхроимпульсов инф-ия, имеющаяся на входе D перед фронтом импульса на входе С. Изм-ие инф-ии на выходе может происх-ть только во время действия фронта импульса на входе С. Так как у T-триггера в столбце QS+1 таблицы переходов имеется значение не QS, то структура только двухступенчатая (когда структура одноступенчатая, то это явл генератором).
D-триггер запом-ет входную инф-ию при поступлении синхроимпульса. Хранение информации в D-триггерах обеспечивается за счет синхронизации. D-триггеры имеют два входа: информационный D и синхронизации С. В этом триггере сигнал на входе по сигналу синхр-ии записывается и передается на выход. Так инф-ия на выходе остается неизменной до прихода очередного импульса синхр-ии. D-вх. для уст-ки в сост. «0» или в «1».Прием инф-ии по одному вх.D. Тр-р м. снабжен допол. вх. асинхр-ой уст-ки. К561ТМ2 предст-ет собой 2 тр-ра с динам. управ-ем по входам синхр-ии, имеющие входы асинхронной уст-ки R и S. При подаче на вход S «0» и на вход R «1» тр-р уст-ся в единичное состояние (Q = 1). При подаче на вход S «1» и на вход R – «0» тр-р уст-ся в нулевое состояние. При S = R = 1 тр-р работает как D-триггер, повторяя на выходе Q сигнал на входе D при воздействии полож. фронта на входе синхр-ии Как асинхронный D-триггер не находит применения из-за отсутствия режима хранения информации (Qt+1=Qt).
-------------------------------------------------------------------------------------------
Счётчики. Счетчик – такое устр-во, на выходах кот. получ-ся двоичный (двоично-десятичный) код, опред-ый числом поступивших импульсов. Счетчики строятся на Т-тр-рах. Основной парам-р счетчика – модуль счета – максим. число единичных сигналов, которое м.б. сосчитано счетчиком. Счетчики обозн-ют через СТ Счетчики класс-ют: 1. По модулю счета: - двоично-десятичные; - двоичные; - с произвольным постоянным модулем счета; - с переменным модулем счета; 2. По направлению счета: - суммирующие; - вычитающие; - реверсивные; 3. По способу формирования внутренних связей: - с последовательным переносом; - с параллельным переносом; - с комбинированным переносом; - кольцевые. В суммирующем счетчике состояние счетчика (двоичный код на его выходах) с каждым импульсом увеличивается на единицу.
Суммирующий счётчик. КСЧ обозн.модуль счета (коэффициент счета импульсов). Сост-ие левого тр-ра соотв-ет младшему разряду двоичного числа, а правого – старшему разряду. В исходном сост-ии на всех тр-ах уст-ы «0». Каждый тр-р меняет свое сост-ие -, когда на него дейст-ет отриц. перепад напр-ия.Реализует сумм-ие входных имп-сов.Частота каждого послед-го имп-са в два раза меньше, чем предыд
В вычит. счетчике сост-ие счетчика с каждым имп-сом умен-ся на 1. Т-тр-ры в вычит. сч. пол-ся путем преобразования D и JK-тр-ров. Если кол-во тр-ров в сч-ка ограничено и равно n, а число поступающих имп-сов не ограничено, то двоичный код, форм-мый на выходах сумм. сч., будет мен-ся от миним. знач-ия (0) до максим. (2n – 1), повторяясь период-ки ч / з 2n имп-сов. Для однозначного фиксирования числа поступивших имп-сов кол-во тр-ров в счетчике должно быть равно: Разряды сч-ка увел-ся послед-ым вкл-ем 2-ух и более сч-ков -------------------------------------------------------------------------------------------
Реверсивные счётчики. Реверсивные счетчики могут произв-ть как сложение, так и вычитание поступ-их на вход имп-сов в зав-ти от управляющих сигналов, меняющих режим работы сч-ка. Для построения вычит. сч-ка достаточно подать сигнал переноса на тр-р старшего разряда не с прямого выхода предыд. тр-ра, а с инверсного. - D1 – D4 - двоичный код, подаваемый на эти входы, записывается в тр-ры сч-ка в режиме “уст-ка”; - W – вход управ-ия работой сч-ка: при W = 0 – уст-ка тр-ров сч-ка в сост-ие, опред-ое входами D; при W = 1 – счет входных имп-сов; - R – прямой вх. обнуления, обнуление происх-т при подаче на него «1» - С – прямой динамический синхровход; - «+1», «–1» –служат для подачи счетных имп-сов; «+1» – при сумм-ии; «–1» – при выч-ии; - «≥ 15» – на выходах переноса «15(9)» появл-ся “0”, если сч-к нах-ся в сост-ии 15(9) и поступит импульс на вход «+1»; - «≤ 0» – на выходе переноса «< 0» появл-ся “0”, если сч-к нах-ся в 0 сост-ии и поступит импульс на вход «–1»; - P –выход переноса, Р = 1, когда на всех выходах сч-ка уровень либо логич. 1, либо логич. 0; - PC – синхронный выход переноса, аналогичен выходу Р=1. Отличие в том, что Р = 1 появится только при С = 1; - U – вход упр-ия режимом работы сч-ка, при U = 0 – режим сумм-ия, а при U = 1 – режим выч-ия; - E, RP – входы стробирования счета (E) и переноса (RP). При E = 1 блок-ся поступление входных имп-сов. При RP=1 блок-ся выход переноса – Р = 0. При U = 1 реал-ся сумм-ие, так как на вых форм-ся логич. 1, если все тр-ры, распол-ые до нее, будут в 1 сост-ии. ПриU = 0 переключ-ие будет происх-ть, если все предыд. тр-ры наход-сь в 0 сост-ии, что соотв-ет реал-ии вычитания. Наличие уст-ных входов D1, D2, D4, D8 позволяет реал-ть сч-ки с программируемым коэф. пересчета. М задается по ф-лам., получ. комбинация 0 и 1 подается на входы D1, D2, D4, D8. С-ки переводятся в режим вычитания. Выход переноса соед-ся с входом уст-ки исходного сост-ия по входам D. Когда тр-ры сч-ков наход-ся в 0 сост-ии и поступает имп-с с генератора, происх-ит уст-ка исходного сост-ия по входам D.После этого исходное сост-ие с каждым имп-сом умен-ся на 1. Через (М-1) входной имп-с сч-к снова примет 0 сост-ие, а М-ый имп-с произведет уст-ку исходного сост-ия. Период повторения выходных импульсов равен
------------------------------------------------------------------------------------------- Сдвиговые регистры. Регистрами наз-ся устр-ва, выполняющие ф-ии приема, хранения, передачи и преобразования инф-ии. Регистрами называются устройства, выполняющие функции приема, хранения, передачи и преобразования информации. Регистры – самые распространенные узлы цифровых устройств. Информация в регистре хранится в виде двоичного кода. Регистр представляет собой упорядоченную последовательность триггеров, число которых соответствует числу разрядов в слове. Каждому разряду числа, записанного в регистр, соответствует свой разряд регистра, выполненного, как правило, на основе D-триггера. Над словами выполняется ряд операций: прием, выдача, хранение, сдвиг в разрядной сетке, поразрядные логические операции, преобразование информации из одного вида в другой (последовательного кода в параллельный и наоборот) Основным классификационным признаком, по которому различают регистры, является способ записи информации или кода в регистр. По этому признаку можно выделить регистры трех типов: параллельные, последовательные и параллельно-последовательные. Регистры, на которых выполняются микрооперации сдвига, называются сдвиговыми. Сдвиг слова может быть осуществлен влево (в сторону старших разрядов) или вправо (в сторону младших разрядов) на i разрядов одновременно, где i=1, …, n-1. Регистры, имеющие цепи как левого, так и правого сдвига, называются реверсивными. Разряд синхронного регистра (без учета цепей выдачи информации) может быть построен как на синхронном (рис. 3, а), так и на асинхронном триггере (рис. 3, б). Аргументами функций возбуждения f являются разряды Si кода микрооперации и множество сигналов X, содержащее значения Di, Qi, Qj (j! =i) и т.д., что определяется системой микроопераций. Если используется асинхронный триггер, то тактирующий сигнал Т подается на вход КС.
Рабочий режим регистра задается уровнем сигнала на входе L. Ввод информации последовательным кодом, а также сдвиг ее вправо производится при L = 0. Входная информация подается на вход VR, а тактовые импульсы на вход С1. Сдвиг вправо на один разряд происходит при действии среза тактового импульса. Информация после четырех тактовых импульсов может быть считана с выходов Q1 – Q4. Ввод информации параллельным кодом осуществляется при L = 1. Тактовые импульсы подаются на вход С2. По срезу тактового импульса информация с входов D1 – D4 переписывается на соответствующие выходы Q1 – Q4. Состояние входов VR и С1 при этом не имеет значения. При L = 1 можно реализовать преобразование последовательного кода в параллельный со сдвигом влево. Для этого необходимо соединить выходы Q4, Q3, Q2 с входами D3, D2, D1, соответственно, а информацию вводить в регистр через вход D4. Сдвиг кода влево на один разряд происходит при действии среза каждого тактового импульса, подаваемого на синхровход С2. Во избежание сбоев в работе регистра смена состояний входа L должна происходить только при С1 = С2 = 0. Кроме того, на информационных входах сигналы должны обновляться до прихода фронта тактового импульса. ------------------------------------------------------------------------------------------- Реверсивные регистры. Регистрами наз-ся устр-ва, выполняющие ф-ии приема, хранения, передачи и преобразования инф-ии. Регистрами называются устройства, выполняющие функции приема, хранения, передачи и преобразования информации. Регистр представляет собой упорядоченную последовательность триггеров, число которых соответствует числу разрядов в слове. Каждому разряду числа, записанного в регистр, соответствует свой разряд регистра, выполненного, как правило, на основе D-триггера. В некоторых сдвиговых регистрах сдвиг происходит не только в одну сторону, а и влево и вправо – это так называемые реверсивные регистры. Над словами выполняется ряд операций: прием, выдача, хранение, сдвиг в разрядной сетке, поразрядные логические операции, преобразование информации из одного вида в другой (последовательного кода в параллельный и наоборот) Чтобы обеспечить реверс сдвига и параллельную запись сразу во все триггеры к D-входу каждого i-того триггера подключен мультиплексор, который при подаче «1» на один из управляющих входов – SL (Shift Left – сдвиг влево), SR (Shift Right – сдвиг вправо) или PL (Parallel load – параллельная загрузка) подключает вход i-того триггера соответственно к выходу младшего соседа (направление А), старшего соседа (направление В) или к выходу параллельной загрузки Di. Точка А самого младшего триггера (разряда) является входом DR, точка В самого старшего разряда – входом DL (входы DL и DR используются для наращивания разрядности реверсивных регистров). Выход i-того триггера подключен к соответствующим входам мультиплексоров соседних разрядов. По С-сигналу триггеры регистра принимают информацию с направлений, диктуемых мультиплексорами.
Схема одного разряда реверсивного регистра. -------------------------------------------------------------------------------- Рассмотрим работу реверсивных регистров на примере двух ИМС. Реверсивный регистр КМ555ИР11 реализует четыре режима работы, а именно: хранение четырехразрядного кода, сдвиг кода влево, сдвиг кода вправо, параллельный ввод и вывод кода.
Режимы работы задаются двухразрядным кодом, подаваемым на входы управления S0, S1. Режимы работы регистра при определенных значениях сигналов на входах S0, S1 обозначены в таблице 25.1.
Параллельный ввод информации с входов D1 – D4 происходит по фронту тактового импульса на входе С. При этом на инверсный вход R должен быть подан логический 0, а состояния входов VR и VL – произвольные. Сдвиг информации, поступающей в виде последовательного кода на вход VR и VL, также совершается под действием фронтов тактовых импульсов. Состояния входов D, а также одного из VR или VL (в зависимости от направления сдвига), могут быть произвольными. ------------------------------------------------------------------------------------------- Структуры ЗУ.
В ее состав входят: дешифратор строк DCX и столбцов DCY, накопитель H, устройство записи УЗ и устройство управления. В зависимости от типа ЗУ те или иные узлы могут отсутствовать или меняться их схемотехника. Основной составной частью ЗУ является матрица накопителя, она представляет собой массив запоминающих элементов, объединенных в матрицу. ЗЭ может хранить один бит информации. ЗЭ могут быть объединены в ЗЯ, которая хранит слово, состоящее из 8, 16 бит. Для обращения к ЗЭ или ЗЯ необходимо выбрать ее с помощью кода адреса (каждая ячейка имеет свой уникальный адрес). Статические ОЗУ и ПЗУ имеют аналогичные структуры, динамические ОЗУ имеют свои особенности структуры. Наиболее характерные структуры ЗУ подразделяют на структуры с одномерной (словарной) адресацией – 2D, 2DM и структуры с двумерной (матричной) адресацией – 3D. Структура 2D представляет собой матрицу размерностью M = m × n, где n – число хранимых слов, m – их разрядность (рис.26.2).
Рис.26.2. Структура ЗУ типа 2D Дешифратор DC служит для выбора заданного слова, разрешая доступ ко всем элементам выбранной строки, хранящей слово, адрес которого соответствует номеру строки. Выбор режима чтения или записи осуществляется воздействием сигнала чтение/запись. ЗУ типа 2D применяется лишь для памяти малого объема, основным недостатком этой структуры является чрезмерное усложнение дешифратора при наращивании объема памяти. |
Последнее изменение этой страницы: 2017-03-13; Просмотров: 553; Нарушение авторского права страницы
), неполный ( 
)
, 
, 
, 
Многоразрядные сумматоры. Соединяя определенным образом полусумматоры и полные сумматоры друг с другом, получают устройство для выполнения сложения нескольких разрядов двоичных чисел.
Вычитающий счётчик. 
, где T1 – период повторения входных импульсов.
