Архитектура Аудит Военная наука Иностранные языки Медицина Металлургия Метрология
Образование Политология Производство Психология Стандартизация Технологии


Программа практических занятий (36 ч.)



Ассистент Александр Анатольевич Рубан

1. Введение.

Понятие логического элемента, как усилительного звена и его особенности. Базовые элементы конъюнкции и дизъюнкции. Понятие логического элемента как линии передачи информации. Быстродействие, шум в амплитуде и времени. Теорема Шеннона. Элементная база и материалы логических элементов. Кремниевая планарная технология. Нормы проектирования, выход годных и результирующая стоимость микросхем. Интегральные микросхемы как путь снижения стоимости и энергопотребления логического элемента. Цикл разработки интегральной микросхемы. Особенности СБИС в эпоху лазерной подгонки.

2. Программируемые и реконфигурируемые логические интегральные схемы. От ПЗУ и ПЛМ к Морю Вентилей и программированию структуры ИС.

Программирование линий связи на кристалле как водораздел программируемой и реконфигурируемой архитектур. Коммутируемые матричные блоки (CLB). Реконфигурируемые модули памяти (EAB). Реконфигурируемые блоки PLL. Глобальные цепи синхронизации. Аппаратная поддержка арифметических вычислений, высокоскоростных интерфейсов. System-on-chip (SoC). Методы конфигурации – PPA, PPS, AS, PS, JTAG. Конфигурационные EEPROM. Конфигурирование в системе (ISP).

3. Цикл разработки проекта на ПЛИС с использованием САПР.

Прямой цикл разработки с использованием языков описания и моделирования VHDL и VerilogHDL. Рекурсивный цикл разработки с использованием языков описания AHDL, AbelHDL. Возможности вовлечения в цикл разработки ПО сторонних производителей. Верификация логики и реальных данных, попадающих в устройство. Системы сканирования границ блоков, интерфейс JTAG.

4. Языки описания аппаратуры VHDL и AHDL.

Числа, константы, символы.

Булевы выражения.

Логические операторы.

Арифметические операторы.

Реализация условной логики (операторы IF, CASE).

Компараторы (операторы сравнения).

Оператор FOR – GENERATE.

Оператор Truth Table.

Примитивы.

Порты.

Комбинационная логика.

Узел (node).

Определение групп.

Реализация условной логики (IF, CASE).

Значения по умолчанию.

Реализация двунаправленных выводов.

Последовательная логика.

Регистры.

Счетчики.

Цифровые автоматы (state machine).

Реализация иерархического проекта.

Макрофункции Altera.

Пользовательские макрофункции.

Импорт и экспорт цифровых автоматов.

5. Системы проектирования ПЛИС – MAX+PLUS и QUARTUS.

Поддерживаемые устройства (семейства микросхем), система лицензирования.

Средства описания проекта.

Схемный ввод, поддержка языка AHDL, интерфейс с САПР третьих фирм, топологический редактор, иерархическая структура проекта, библиотека параметризируемых модулей.

Средства компиляции проекта.

Логический синтез и трассировка, автоматическое обнаружение ошибок, поддержка мегафункций по программам MegaCore и AMPP.

Управление компиляцией.

Средства верификации проекта.

Временной анализ, функциональное и временное моделирование, анализ сигналов, возможность использования программ моделирования (симуляторов) третьих фирм.

Аппаратные средства верификации проекта. Встроенный логический анализатор с вводом через интерфейс JTAG.

 

6. Типичные проблемы-ловушки и способы преодоления.

Классические «гонки» сигналов.

Клапанирование тактовых сигналов.

Метастабильные состояния.

Неполное описание схем совпадения.

7. Типичные узлы, применяемые в проектах для ядерной физики.

Формирователи задержек и разрешающих времен, схемы совпадения. Обработка сигналов быстрых АЦП. Теорема Котельникова-Найквиста. Роль входного фильтра. Вычислители «бегущего среднего». Окно Дирихле, другие окна. Вычисление контрольных циклических кодов. Размен латентности на производительность при замене параллельных вычислителей на последовательные. Подход к конвейерным и систолическим структурам.

 

 

Практические и контрольные задания

 

1. Создать новый проект и моделировать делитель частоты на два. Использовать примитив DFF.

2. Модифицировать проект для деления частоты на произвольное число. При моделировании обратить внимание на выбросы. Готовый проект должен иметь однотактную синхронизацию (Synchronous Design).

3. Оформить делитель в виде параметризованного библиотечного модуля, включить в иерархический проект.

4. Определить максимальную тактовую частоту и энергопотребление делителя при наивысшей частоте. Установкой опций компилятора увеличить возможную тактовую частоту.

5. Разработка модуля UART, часть1. Описание состояний флагами и статической машиной.

6. Разработка модуля UART, часть2. Избыточное сэмплирование, синхронизация и передача данных.

7. Разработка модуля UART, часть3. Внесение буферной памяти: режимы FIFO, True Dual Port.

8. Вычисление четности и контрольных циклических кодов. Параметризованный модуль CRC.

9. Цифровая обработка сигналов. Переход от аналогового прототипа к цифровой модели. Построить интегрирующее звено фильтра с бесконечной импульсной характеристикой. Внести затухание.

 

 

Варианты курсового проекта

 

1. Разработать и моделировать каскадный цифровой фильтр (медианный + ФНЧ) на языке AHDL.

Проект должен иметь иерархическое строение: Параметризованные макрофункции медианного фильтра и ФНЧ включаются в вышестоящий проектный файл. Порядок включения фильтров должен быть изменяемым. Верификация проекта должна доказывать правильное функционирование фильтра при наличии на входе импульсного выброса и высокочастотного сигнала. Обратить внимание на сохранение точности и отсутствие переполнения. Указать цепи, определяющие быстродействие проекта. Оценить энергопотребление и объем используемых ресурсов.

2. Разработать и моделировать аппаратный анализатор спектра с выводом на монитор VGA.

Предполагается, что на вход устройства подаются 12-битные отсчеты внешнего амплитудно-цифрового преобразователя, а на выходе стандартный монитор отображает гистограмму спектра. Проект так же должен иметь иерархическое строение, число столбцов в гистограмме должно быть параметром компиляции. Как вариант, можно разработать спрайтовый процессор. Верификация проекта должна доказывать правильное функционирование как модуля создания гистограммы, так и модуля отображения на экране. Обратить внимание на реакцию устройства в случае переполнения. Указать цепи, определяющие быстродействие проекта. Определить зависимость объема использованного оборудования от количества столбцов.

3. Разработать и моделировать систему сбора данных на основе 12-разрядного АЦП последовательного приближения и внешнего аналогового коммутатора.

Собранные данные должны храниться в ОЗУ и по команде внешнего устройства передаваться ему пакетом по последовательной линии связи. Линия связи обязательно двунаправленная. Формат передачи и метод защиты данных на Ваше усмотрение. Верификация проекта должна доказывать правильное функционирование модулей работы с АЦП и коммутатором, передачу пакета данных, отсутствие артефактов на линии. Определить объем оборудования и энергопотребление устройства.

4. В качестве курсового может быть принят достаточного объема проект устройства, разработанного Вами для нужд лаборатории Института или Университета.

 

Пожелания и ограничения, которые должны быть соблюдены при выполнении задания.

1. Настоятельно НЕ рекомендуется использование схемного ввода.

2. Запрещается использовать входы асинхронной установки/сброса для регистров и триггеров.

3. Запрещается подавать на тактовые входы что-либо, кроме тактовых сигналов, распределяемых глобальной цепью.

4. Запрещается использование инверсных и клапанированных тактовых сигналов.

5. Входные и выходные сигналы проекта должны быть оборудованы регистрами и иметь соответствующие опции включенными.

6. Входные и выходные сигналы проекта должны иметь определенный электрический тип и иметь соответствующие опции включенными.

 

 

Литература

 

1. Programmable Logic Development System MAX+PLUS(R) Altera Corporation. http: //www.altera.com/

2. В. Б. Стешенко ПЛИС фирмы ALTERA: проектирование устройств обработки сигналов. М.: ДОДЭКА, 2000.

3. Enchanced VHDL tutorial with applications. http: //www.aldec.com/

4. Enchanced Verilog HDL tutorial with applications. http: //www.aldec.com/

5. Boundary-Scan System. http: //www.jtag.com/

6. В. С. Гутников. Фильтрация измерительных сигналов. СПб.: Энергоатомиздат, 1990.


Новые информационные технологии
(1-й курс магистратуры, 10-й сем., 64 ч., экзамен)


Поделиться:



Популярное:

  1. I. Чтобы они поистине были универсальными для научных занятий.
  2. III Организация и проведение занятий
  3. USB программатор микроконтроллеров AVR и AT89S, совместимый с AVR910
  4. XXII съезд КПСС-принятие новой (третья) программа КПСС – предусматривалось
  5. Авторская программа 3TP Б. И. Шейко
  6. Авторская программа ЗТР Б. И. Шейко
  7. Авторская программа ЗТР И. Ю. Беляева
  8. Алгоритм выполнения практических заданий
  9. АЛГОРИТМЫ ВЫПОЛНЕНИЯ ПРАКТИЧЕСКИХ НАВЫКОВ, НЕОБХОДИМЫХ ДЛЯ ОКАЗАНИЯ ПЕРВОЙ ВРАЧЕБНОЙ ПОМОЩИ ПРИ НЕОТЛОЖНЫХ
  10. Алгоритмы выполнения практических навыков, необходимых для оказания первой врачебной помощи при неотложных состояниях и заболеваниях
  11. Аравия до Ислама: характер занятий местных жителей, социальные отношения, религиозные верования.
  12. ВЛИЯНИЕ ЗАНЯТИЙ ЛЫЖНЫМИ ГОНКАМИ НА РАЗВИТИЕ КООРДИНАЦИОННЫХ СПОСОБНОСТЕЙ У ДЕТЕЙ 14-16 ЛЕТ С НАРУШЕНИЕМ ЗРЕНИЯ


Последнее изменение этой страницы: 2016-06-05; Просмотров: 403; Нарушение авторского права страницы


lektsia.com 2007 - 2024 год. Все материалы представленные на сайте исключительно с целью ознакомления читателями и не преследуют коммерческих целей или нарушение авторских прав! (0.027 с.)
Главная | Случайная страница | Обратная связь