Компараторы или схемы сравнения

⇐ ПредыдущаяСтр 7 из 13Следующая ⇒

Цифровые схемы сравнения. Компараторы предназначены для сравнения двух много разрядных слов и относятся к классу комбинационных узлов.

Компараторы делят на:

1) схемы сравнения на равенства;

2) схемы сравнения на неравенства (больше, меньше).

УГО:

a_i, b_i – разряды сравниваемых слов. F – выходы результатов сравнения. Е – вход разрешения. Если Е = 0, то все выходы равны нулю (F_i = 0). A> B, A=B, A< B – входы для наращивания разрядностей, эти же входы используются для выбора реализуемых функций. Как сравниваются между собой А и В. A> B, A=B, A< B.

Схемы сравнения можно реализовать и на сумматорах, выполнив операцию А – В. (–В это прибавить дополнительный код В. по знаку результата, можно определить что из них больше. Равенство же определяется по нулю на всех выходах сумматора. Специализированные компараторы имеют меньшие затраты и выше быстродействие.

Схема сравнения на равенство

r_i – признак равенства двух разрядов:

q_i – признак неравенства двух разрядов:

t_з = 3τ.

Схема сравнения на неравенство

Есть 4 варианта функций: F_A_>_B; F_A_<_B; F_A_≥_B; F_A_≤_B. Между ними существует следующее соотношение: и . Поэтому в компараторах присутствует только F_A_>_B; F_A_<_B.

Построим компаратор A> B для одноразрядный чисел:

a b	F_{A> B}
0 0
0 1
1 0
1 1

Для двухразрядный чисел:

a₂ a₁	b₂ b₁	F_{A> B}
0 0	0 0
0 0	0 1
0 0	1 0
0 0	1 1
0 1	0 0
0 1	0 1
0 1	1 0
0 1	1 1
1 0	0 0
1 0	0 1
1 0	1 0
1 0	1 1
1 1	0 0
1 1	0 1
1 1	1 0
1 1	1 1

Построим Карту Карно и минимизируем функцию:

Полученная функция показывает, число А> B, при условии если старший разряд А больше старшего разряда В (часть 1 функции), если это не так, то сравниваются следующие разряды А и В (часть вторая), однако следующие разряды, формируют единицу в функции F_A_>_B, если часть третья равна 1. Третья же часть равна единице, если старшие разряды В не больше А.

Обозначим, F_i_,_A>_B – функцию для i – разрядного числа F_A_>_B.

В этом выражении сначала сравниваются старшие разряды, и лишь затем, коды без старших разрядов, при условии что старший разряд В не больше старших разрядов А (часть 3).

Из формулы выведем формулу для трехразрядного компаратора:

Ставим двойную инверсию и одну опускаем вниз:

Нужен элемент с тремя входами (+ 4^ый вход для разрешения).

Для n-разрядного числа схема будет трехъярусная. В первом ярусе n-1 двухходовой элемент, каждый их которых проверяет i^-ый разряд «b» не больше i^-го разряда «а». Во втором ярусе n элементов, имеющих от 2^х до (n+1) входа (без учета входа расширения разрядности). В третьем ярусе один n – входовой элемент.

Добавим входы расширения.

Чтобы не иметь два выхода и инвертор необходимо перенести на вход.

Чтобы получить А> B необходимо иметь аналогичную схему, однако вместо a_i подать b_i, а вместо b_j, a_j. Таким образом, чтобы иметь наращиваемость разрядностей компаратора на неравенствах, необходимо иметь и , и

Наращивание разрядности компаратора

На вход первого компаратора заводим константы. где k – число компараторов, - t_з схемы сравнения.

1) A> B:

	F_{A> B}	F_{A< B}	F_A=B
I компаратор
II компаратор
……………	…	…	…
k^ый компаратор	0, (1), (0)	1, (0), (0)	0, (0), (1)

Вначале должна появится единица на выходе A> B, а потом уже на A< B.

2) A> B:

	F_{A> B}	F_{A< B}	F_A=B
I компаратор
II компаратор
……………	…	…	…
k^ый компаратор

3) A> B:

	F_{A> B}	F_{A< B}	F_A=B
I компаратор
II компаратор
……………	…	…	…
k^ый компаратор

Эта схема более затратная, чем предыдущая (на 1 компаратор), по t_з = 2τ (всегда). (при

любой разрядности).

В первом ярусе каждый компаратора сравнивает свою группу разрядов А и В.

На выходе каждого получаем одну единицу и два нуля. Если рассматривать выходы F_A_>_B первого, второго, третьего, четвертого компараторов как некий многоразрядный код, и аналогично второй многоразрядный код от выходов F_A_<_B,то в зависимости от соотношения многоразрядных А и В, определенным образом будут соотноситься и эти коды, назовем их I и II соответственно.

Если многоразрядный А> В, то первый код больше второго (I > II), так как в нем единица появится на выходе более старших компараторов. Если A< B, то аналогично второй меньше первого (I < II), в случае равенства A и B оба кода равны нулю. Следовательно, достаточно сравнить коды один и два, что делает компаратор 5 и сделать выводы о соотношениях между А и В.

Схема имеет высокое быстродействие, не зависящее от разрядности кодов. Однако имеет на один компаратор больше. В общем случае получается пирамидальная схема, если число разрядностей очень большое и t_з может быть > , то есть где m – число ярусов пирамиды.

Узлы контроля

Высокая информационная надежность – обязательное условие для работы вычислительных машин.

Существует три группы методов использующих контроль:

1) Использование специальных помехозащищенных кодов, позволяющие обнаруживать и исправлять ошибки. К таким кодам относят коды Хемминга, циклические коды и другие. Они либо имеют возможность восстанавливать правильный код, либо обнаруживать любую ошибку. Используется при больших расстояниях, либо при записи на ненадежные носители информации (магнитная лента(floppy) или механика (винчестер)).

2) использование контроля по модулю 3 (остаток от деления) – контроль за выполнение арифметических и логических операций, контроль за работой процессора.

3) Использование контроля по модулю 2 (на четность или нечетность) – проверка данных при записи на надежные носители (полупроводниковая память), неудаленное использование информации, при передаче на небольшие расстояния, а также используют в составе первых методов, в качестве исходных кодовых данных.

Контроль по модулю два

Аппаратно – самый простой контроль. К 8^ми разрядам добавляется 9^ый бит информации.

При контроле по модулю два каждый к каждому байту информации (8 разрядов) добавляется 9-м контрольным, при передаче или записи информации формируется этот 9-ый разряд, при приеме или чтении он проверяется. Существует контроль на четность и не четность. В случае четности общее число единиц в байте вместе с 9-м должно быть четным, при контроле на четность. Число единиц в байте вместе с 9-м должно быть нечетным, при контроле на нечетность.

Нечетность:

d_k d₇ d₆ d₅ d₄ d₃ d₂ d₁ d₀

1 1 0 1 1 0 0 0 1

Нечетное число единиц. Для получения 9-го контрольного разряда и проверки используют сумму по модулю два всех разрядов. - операцию называют сверткой по модулю 2. Z – признак нечетности числа единиц.

Схема формирования 9^го контрольного разряда

Схема контроля 9^го разряда на нечетность

сумматор по модулю 2 называется управляемым инвертором.

Для контроля на четность может использоваться эта же схема, но будет наоборот: F = 1 есть ошибка, F = 0 нет ошибки

Как правило, две рассмотренные схемы объединяют в одну, которая при записи формирует контрольный разряд, а при чтении анализирует результат.

Схема формирования контрольного разряда для последовательного кода

Положительные числа в прямом, обратном и дополнительном кодах имеют один и тот же вид.

Так же используется для анализа результата.

Подача сигнала старт обнуляет триггер и после появления первого разряда на входе А последовательно, на выходе сумматора получаем . По первому синхроимпульсу это значение заноситься в триггер и поступает на вход М2. Появление d₁ формирует на выходе сумматора и второй синхроимпульс заносит его в триггер. После восьмого импульса в триггере окажется сумма по модулю два всех разрядов.

К вопросу о выборе четности и нечетности:

ч н

1. 00000000 0 1

2. 11111111 0 1

Контроль на четность и нечетность помимо обнаружения однократного сбоя можно использовать для так называемого обрыва линии. Если в случае обрыва линии формируются все нули на входе, то чтобы отличать данную ситуацию от кода все нули надо использовать контроль на нечетность, тогда в контрольном разряде будет 1, если поступает код все нули, и 0 в случае обрыва линии.

Аналогично, если обрыв линии сопровождается поступлением всех 1, то используют контроль на четность.

Преобразователи кодов

Преобразователи кодов - комбинационные узлы, осуществляющие преобразование вида кодирования.

УГО:

В поле обозначения вместо x/y могут использоваться:

BIN – двоичный;

DEC – десятичный;

DCD – двоично-десятичный;

ОСТ – восьмеричный;

HEX – шестнадцатеричный;

GRAY – код Грея;

7SEG – семи сегментный код;

TTL – ТТЛ – уровень;

MOS – МОП – уровень;

ECL – ЭСЛ – уровень.

Например: BIN/7SEG:

Прямой обратный дополнительный код

+20 0^зн 10100^модуль0 10100 0 10100

- 20 1^зн 10100 1 01011 1 01100

Положительные числа в прямом обратном и дополнительном кодах имеют один и тот же вид.

Преобразователь прямого кода в обратный.

Преобразование из обратного кода в прямой имеет такой же вид, то есть схема взаимообратная.

+20:

Преобразователь прямого кода в дополнительный

1: 1 0 1 0 0

1: 0 1 1 0 0 Неизменной частью (выделенная часть)являются младшие разряды до первой единицы, старшие разряды инвертируются.

эта формула соответствует для отрицательных чисел.

+20(-20):

Преобразователь из дополнительного в прямой имеет такой же вид.

Преобразователь из двоичного кода в код Грея

x₃ x₂ x₁ x₀	y₃ y₂ y₁ y₀
0 0 0 0	0 0 0 0
0 0 0 1	0 0 0 1
0 0 1 0	0 0 1 1
0 0 1 1	0 0 1 0
0 1 0 0	0 1 1 0
0 1 0 1	0 1 1 1
0 1 1 0	0 1 0 1
0 1 1 1	0 1 0 0
1 0 0 0	1 1 0 0
1 0 0 1	1 1 0 1
1 0 1 0	1 1 1 1
1 0 1 1	1 1 1 0
1 1 0 0	1 0 1 0
1 1 0 1	1 0 1 1
1 1 1 0	1 0 0 1
1 1 1 1	1 0 0 0

Для 4^х разрядного кода нужно три сумматора по модулю 2.

Преобразование кода Грея в двоичный код

x₃ x₂ x₁ x₀	y₃ y₂ y₁ y₀
0 0 0 0	0 0 0 0
0 0 0 1	0 0 0 1
0 0 1 1	0 0 1 0
0 0 1 0	0 0 1 1
0 1 1 0	0 1 0 0
0 1 1 1	0 1 0 1
0 1 0 1	0 1 1 0
0 1 0 0	0 1 1 1
1 1 0 0	1 0 0 0
1 1 0 1	1 0 0 1
1 1 1 1	1 0 1 0
1 1 1 0	1 0 1 1
1 0 1 0	1 1 0 0
1 0 1 1	1 1 0 1
1 0 0 1	1 1 0 1
1 0 0 0	1 1 1 1

Арифметико-логическое устройство (АЛУ)

АЛУ – комбинационный узел, предназначенный для выполнения поразрядных логических и арифметико-логических операций.

УГО:

a, b – два операнда; F – результат операции; S – задает тип микросхемы; М – выбирает вид микросхемы; С_I, C₀ – вход и выход переноса; А≡ В – выход сравнения А и В; G и H – функции генерации и прозрачности для группы.

Пример реализуемых функций

S₃S₂S₁S₀	Поразрядные логические М = 1	Арифметико- логические М = 0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1

Нет арифметических операций!

Распределение тактовых сигналов (РТС)

РТС – это узел последовательностного типа, предназначенный для формирования сигналов управления цифровых устройств.

G_N – генератор тактовых импульсов.

Импульс с генератора распределяет по своим входам

На рисунке показана одна разновидность, также возможны и другие.

Различают распределители тактовых импульсов (РТИ) и распределители тактовых уровней (РТУ). В первом случае на выход длительности равной импульсу генератора. Во втором случае импульс равен длительности периода генератора.

Стандартными схемами РТС являются:

1) сочетание двоичного счетчика и дешифратора;

2) сочетание сдвигающего регистра, замкнутого в кольцо;

3) сочетание счетчика Джонсона с дешифратором кода Джонсона.

РТС на основе двоичного счетчика и дешифратора

T_G = T_CT+ T_DC.

Особенности:

1) Схема обладает высокой информационной надежностью и в случае сбоя продолжаем верно функционировать.

2) На основе данной схемы легко получать как РТУ, так и РТИ.

3) В момент переключения выходов из-за «гонок» сигналов на входе дешифратора и внутри него возможны кратковременные всплески на некоторых z_i.

На временной диаграмме предполагалось, что переход 001→ 010 произошел через кодовую комбинацию 000.

РТС на основе сдвигающих регистров

Регистр замкнутый в кольцо: Т = t_RG

Особенности схемы:

1) Высокое быстродействие;

2) Низкая информационная надежность (любой сбой приводит к постоянной ошибке);

3) Легко реализуется только РТУ.

Год

РТС на основе регистров с самовосстановлением

T_C = t_RG+t₁.

Элемент «ИЛИ-НЕ» по сути своей работы выделяет комбинацию «все нули», на его выходе при этом единица. При всех других комбинациях, на выходе ноль. Следовательно, на вход D_R в схеме поступает 0, до тех пор, пока хотя бы на одном из выходов Q₀ – Q₆ есть единицы (либо одна при корректной работе, либо несколько в случае сбоя). Следовательно, в регистр, все время вдвигаются в нули. Это происходит до тех пор, пока последняя единица не окажется на z₇^* в этом случае на Q₀ – Q₆ нули и на вход D_R поступает единица. В следующем такте единица с z₇^* выдвинется, а в Q₀ (z₀) вдвинется единица со входа D_R.

При правильной работе, значения на выходе Q₇ совпадает со значением на выходе элемента «ИЛИ-НЕ». Следовательно, в данной схеме можно использовать на один разряд регистра меньше, чем число выходов РТС.

Особенности схемы:

1) схема обладает самовосстанавливаемостью;

2) регистр не имеет дополнительных входов установки;

3) быстродействие схемы несколько ниже, чем в предыдущей регистровой;

4) число разрядов регистра меньше, чем в предыдущей схеме.

5) особенность РТС на сдвигающих регистрах:

5.1 в единицу времени всегда переключается два разряда. Один в ноль и один в единицу. Следовательно, потребляемая динамическая мощность постоянная, не зависящая от числа разрядов и наводки от переключения двух разрядов невелики и частично компенсируются (параллельное переключение из 0 в 1, и из 1 в 0).

5.2 легко строятся РТУ. На получение РТИ, на каждый выход необходимо поставить по элементу «И».

Если необходимо получить инверсные выходы, то элемент «ИЛИ-НЕ» меняют на «И-НЕ».

РТС на основе счетчиков Джонсона.

Q₃…Q₀

0 0 0 0

0 0 0 1

0 0 1 1

0 1 1 1

1 1 1 1

1 1 1 0

1 1 0 0

1 0 0 0

2ⁿ.

В счетчике Джонсона каждое состояние определяется по двум разрядам.

Следовательно дешифратор кода Джонсона состоит из n двухвходовых элементов, где n – число выходов дешифратора.

Если требуется запретить одновременное появление соседних z_i и z_i₊₁ в РТС, то вводиться дополнительные связи на рисунке показаны штриховой линией.

Особенности схемы.

1) имеет минимальные затраты по количеству логических элементов.

2) схема имеет минимальную динамическую потребляемую мощность и минимальные наводки, так как всегда переключается только один разряд.

3) по быстродействию занимает промежуточное положение между регистровыми схемами и на основе двоичного счетчика.

Большие интегральные схемы БИС

БИС – понятие технологическое, связанное со сложностью схем.

По классификации к БИС относят микросхемы, у которых количество электронных элементов более 1000 (N_ЭЭ > > 1000). Количество электронных элементов – называется уровнем интеграции.

Степень интеграции ]log₂ N_ЭЭ[ > 3.

СБИС: N_ЭЭ > > 10000; ]log₂ N_ЭЭ[> 4.

Все БИС можно разделить на три группы (в зависимости от возможности настраиваемости):

Специализированные Настраиваемые Программируемые

1) Выполняют только одну задачу и не меняют свои функциональные возможности (умножители, БИС электронных часов и другие).

2) Имеют ограниченный ресурс изменения возможностей (несколько функциональных возможностей) ограниченное число функций, задаваемое внешними константами, либо число функций может быть задано ограниченное число раз (FPGA с Flash памятью, микроконтроллеры с Flash памятью, многофункциональные буферные RG).

3) Функциональная возможность широкая и задавать различные функции можно неограниченное число раз (внутренняя или внешняя ОЗУ).

Основные проблемы, возникающие при разработке БИС:

1) Необходимость увеличения размера кристалла, без дефектов кристаллической решетки. Самый большой кристалл 12х12 мм.

2) Минимизация мощности потребляемой и рассеиваемой БИС. Данная проблема более жесткая, чем проблема уменьшения размеров элемента

3) Уменьшение геометрических размеров электронных элементов. Размеры элементов характеризуется технологией. Эта проблема определяется технологией. Разрешающая способность технологического процесса характеризуется минимальной шириной линии: 0, 5 – 1 мкм.

4) Уменьшение времени разработки. Разрешение проблемы – использование различных САПР.

5) Обеспечение высокого процента выхода годных. 1 – 5%. Процент выхода годных со 100% вероятностью работоспособности составляет десятки процентов.

6) Разработка БИС так, чтобы была высокая серийность.

7) Уменьшение стоимости БИС. Это проблема производная проблема от вышерассмотренных.

8) Уменьшение числа внешних контактов.

Основная себестоимость – изготовление корпуса схемы.

Основные противоречия, сдерживающие развитие БИС:

Чем выше уровень интеграции, чем больше число типов схем в микросхеме можно получить. Однако тем более специализированней они становятся, а следовательно уменьшается в них потребность, как следствие падает серийность. Необходимо разрабатывать БИС в которых требуется много (широкая область применения), либо идеологически разрабатывать структуру, которая позволяет легко адаптироваться под различные функции.

Матричный умножитель

Матричный умножитель - представляет собой узел комбинационного типа, предназначенный для выполнения операций, арифметического умножения. Имеет максимальное высокое быстродействие из всех известных устройств. Его структура тесно связана с математическим выражением, описывающим умножения чисел в столбик.

УГО:

а и b – сомножители; Е – вход разрешение.

Классификация:

По выполняемым операциям:

1) множительные;

2) множительно-суммирующие.

По возможности наращивания:

1) с фиксированной разрядностью;

2) с секционно-разрядным наращиванием.

По способу представления операнда и результата:

1) для целых положительных чисел без знака;

2) для чисел представленных прямым кодом;

3) для чисел представленных дополнительным кодом.

Р₇ – перенос из старшего разряда при суммировании.

a b	a_i b_j
0 0
0 1
1 0
1 1

Для двоичных чисел арифметическое умножение разрядов совпадает с логическим

(операция «И»).

Множительное устройство состоит из n x m элементов и для получения a_i b_j и набора сумматоров.

Введем следующие обозначения одноразрядного сумматора.

Множительно-суммирующее устройство.

Реализует операцию: , где n и m – число разрядов первого и второго сомножителя. С и D - слагаемые.

Рассмотрим устройства 4х2 (n = 4 и m = 2):

t_з = t_& + t_∑(m+n-1). Минус один, так как один сумматор посчитали два раза.

Если бы перенос с верхних рядов на нижние поступал не по диагонали, то задержка оказалась бы такой: t_з = t_& + t_∑(m+2n-4).

Если в качестве нижнего взять?????? сумматор с параллельным переносом, то получим:

t_з = t_& + (m-1)t_∑ + t``_∑= t_& + mt_∑.

задержка сумматора и сумматора с параллельным переносом.

Схема легко делиться на части: I часть формирует произведение, каждая последующая – одну строку суммирования. Следовательно легко организовать конвейерную обработку информации в множественных устройствах:

б)

При использовании комбинационных узлов, как правило, аргументы и результат фиксируется в регистрах в результате схема приобретет вид а), в которой ширина прямоугольника, обозначающего К.У. пропорциональна задержки узла.

Max частота сигнала С при этом равна ½. Она же показывает количество действий производимых в комбинационном узле, произведены за 1 секунду.

Если К.У. разбить на n частей и в разрывы установить регистр, то схема приобретет вид б). Частота синхроимпульсов С будет в k раз выше.

Если необходимо получить одно значение от одного х то надо подать n импульсов. В результате значение Y получим не раньше чем в схеме а) (без учета задержек регистров). Однако если необходимо получить результат от большого количества х, то в единицу времени получим в n раз больше число значений.

Аналогичным образом может быть разбито множительное устройство и тем самым повышена его производительность:

Знак А	Знак В	Знак Результата

Если числа представлены прямыми кодами, то для получения знака необходимо всего дополнительный элемент исключающее «ИЛИ».

Если числа представлены дополнительным кодом, то можно поступить двумя способами:

1) использовать множественное устройство представленное прямым кодом и преобразователем дополнительный-прямой и прямой-дополнительный;

2) использовать специализированные алгоритмы перемножения чисел в дополнительном коде (например, алгоритм Бута).

Микропроцессорная БИС

Микропроцессорные БИС непосредственно делят на

1) Микропроцессоры (ядро ВС и осуществляют процесс обработки и управления информации)

2) Интерфейсные БИС (организуют процесс обмена информацией внутри ВС).

Интерфейсные БИС

Существуют три способа обмена данными:

1) Программный обмен;

2) Обмен по прерыванию;

3) Обмен с использованием прямого доступа к памяти.

I. Программный обмен:

Любой программный обмен осуществляется по инициативе процессора и выполняется с использованием специализированных команд.

Обмен по инициативе микропроцессора. Обмен бывает синхронный и асинхронный в зависимости от соотношения быстродействия процессора и внешнего устройства. Синхронный процесс, если быстродействие внешнего устройства соизмеримо или выше быстродействия процессора и устройство всегда готово к приему или выдачи информации.

При асинхронном обмене устройство медленнее процессора, и обмен завершается, когда устройство выставляет специальный признак готовность. Следовательно в программе процессора должны быть петли ожидания.

Следовательно, в этом случае, будут большие потери процессорного времени на ожидание в петле ожидания.

Любой программный обмен осуществляется по инициативе процессора и выполняется с использованием специализированных программ. Программный способ имеет минимальные аппаратурные затраты.

II. Обмен по прерыванию:

Инициатива принадлежит внешнему устройству, когда оно готово к обмену, она выставляет запрос на прерывание. Микропроцессор завершает выполнение очередной команды и сохраняет в стеке всю необходимую для восстановления прерываемой программы информацию, затем процессор переходит на выполнение подпрограммы обслуживания прерывания, в которой он обменивается данными, не ожидая готовности. Затем восстанавливается прерванная программа.

Особенности:

1) нет потери процессорного времени.

2) требуются дополнительные затраты (аппаратурные) на организацию обслуживания прерываний.

III. Прямой доступ к памяти:

Обмен информацией без участия процессора. В данном обмене процессор не участвует. Инициатива принадлежит внешнему устройству. Оно выставляет запрос и процессор отключается от всех шин (переходит в z-состояние) получив разрешение, внешнее устройство само формирует все сигналы на всех шинах необходимые для обмена. По завершении отключается от шин и сообщает об этом процессору.

Данный способ наиболее быстрый, однако, требует значительные аппаратурные затраты. Как правило, эти затраты являются общими для всех устройств.

Основные интерфейсные БИС

1) Шинные формирователи;

2) Буферные регистры;

3) Таймеры;

4) Последовательно-параллельные приемо-передатчики;

5) Контроллеры прерываний;

6) Контроллеры прямого доступа к памяти;

7) Программируемо-параллельные адаптеры;

8) Контроллеры динамических запоминающих устройств;

9) Любые микросхемы, обеспечивающие связь периферийных устройств с системой.

Основные функции интерфейсных БИС: