Часть 2. Цифровые компараторы

Теоретические сведения

Цифровые компараторы (от английского compare – сравнивать) выполняют сравнение двух чисел А, В одинаковой разрядности, заданных в двоичном или двоично-десятичном коде. В зависимости от схемного исполнения компараторы могут определять равенство А=В или неравенства А< В, А> В. Результат сравнения отображается в виде логического сигнала на одноименных выходах.

Цифровые компараторы применяются для выявления нужного числа (слова) в цифровых последовательностях, для отметки времени в часовых приборах, для выполнения условных переходов в вычислительных устройствах, а также адресных селектора [2].

Схема одноразрядного компаратора приведена на рисунке 1.9. Компаратор состоит из двух элементов НЕ, четырех элементов И и одного элемента ИЛИ-НЕ.

Рисунок 1.9 – Схема одноразрядного цифрового компаратора

Для исследования компаратора к нему подключен логический преобразователь. Подсоединяя его клемму OUT к каждому выходу компаратора, можно получить таблицу истинности и булево выражение для каждого режима работы компаратора. Для случая А=В, показанного на рисунке 1.9, результаты моделирования представлены на рисунке 1.10, откуда видно, что условию А=В соответствуют комбинации сигналов на входе: А=В=1 или А=В=0. Этому условию и отвечает булево выражение на дополнительном дисплее.

Рисунок 1.10 – Результаты моделирования цифрового компаратора

Задание

Используя схему на рисунке 1.9, проведите ее исследование в режимах A> B, A< B и проанализируйте полученные результаты.

Контрольные вопросы

1. Какие функции выполняет цифровой компаратор, в каких устройствах он может быть использован?

2. Известно, что единицей измерения информации является бит. Какие значения может принимать эта единица?

3. Установите различия в булевых выражениях и графических обозначениях логических элементов программы EWB от принятых в отечественной научно-техничной литературе.

Лабораторная работа №2

Тема: Логический элемент с тремя состояниями. Арифметические сумматоры

Цели: Провести исследование логического элемента с тремя состояниями, изучить особенности каждого состояния, смоделировать арифметические сумматоры

Часть 1. Логический элемент с тремя состояниями

Теоретические сведения

За основу логического элемента с тремя состояниями взят базовый элемент серии 134 и к нему добавлен элемент, обеспечивающий возможность реализации режима третьего состояния или так называемого Z-состояния. Следует отметить, что рассматриваемый элемент является важным компонентом многих цифровых ИМС, начиная от простейших логических элементов и кончая сложными регистрами и шинными формирователями, обеспечивающими возможность реализации наиболее распространенных архитектур ЭВМ и микропроцессорных систем управления с общей шиной.

Принципиальная схема логического элемента с тремя состояниями представлена на рисунке 2.1. Она содержит базовый логический элемент серии 134 на транзисторах VT1..VT4, резисторах R1..R4 и диоде VD2. В базовом элементе в качестве VT1 используется так называемый многоэмиттерный транзистор, однако ввиду отсутствия такового в библиотеке EWB он представлен обычным транзистором. Ко входу In логического элемента подключен имитатор входного сигнала на переключателе D, управляемый с клавиатуры клавишей D, резистора Rd, имитирующего выходное сопротивление 1кОм, имитирующего источник входного сигнала в режиме генерации логической единицы. К точке А схемы подключены диод VD1 имитатор источника управления состоянием выхода логического элемента на переключателе E, управляемого клавишей E. Все элементы дополнительной схемы и компоненты из библиотек Passive и Control. В исходном состоянии диод VD1 закрыт напряжением положительной полярности на его катоде и он не оказывает влияния на работу схемы. К эмиттеру транзистора VT1 подключен резистор Rd, на котором создается падение напряжения , где Ucc=5В – напряжение питания; Ube=0, 7В – напряжение база-эмитер открытого транзистора.

При логический элемент воспринимает входной сигнал как сигнал логического нуля. При этом напряжение на коллекторе транзистора VT1 и базе VT2 недостаточно для открывания последнего. В результате падение напряжения на резисторе R3 близко к нулю и транзистор VT4 будет закрыт, а база транзистора VT3 соединена с источником питания Ucc через резистор R2 и VT3 будет открыт. При этом выходное напряжение Uy, измеряемое мультиметром, примерно равно , где < 1В – напряжение насыщения транзистора VT4; – падение напряжения на диоде VD2; Ry – сопротивление нагрузки, равное в данном случае входному сопротивлению мультиметра.

Если выбрать , то , т.е. при подаче на вход сигнала логической единицы. Таким образом, схема на рисунке 2.1 является логическим элементом НЕ (инвертором).

Рисунок 2.1 – Логический элемент с тремя состояниями

При переводе клавишей D одноименного переключателя во второе положение напряжение коллектора транзистора VT2 (точка А) будет равно .

При выполнении неравенства напряжение , что недостаточно для открытия двух переходов (эмиттерного и диодного), и транзистор VT3 будет закрыт вне зависимости от состояния транзистора VT2. Если этот транзистор открыт (наихудший случай), то с учетом его напряжения насыщения, сравнимого с , падения напряжения на резисторе R3 будет ничтожно малым, следовательно, транзистор VT4 будет закрыт. Таким образом, выход схемы полностью отключается от нагрузки, что может быть зафиксировано мультиметром в режиме омметра – он будет измерять очень большое сопротивление.

Заметим, что в составе библиотеки компонентов имеется неинвертирующий элемент с тремя состояниями. Он показан на рисунке 2.2, где обозначено: In, Out, Enable – вход, выход и вход сигнала разрешения. При подаче логического нуля на вход разрешения выход буфера переводится в третье состояние.

Рисунок 2.2 – Буферный элемент с тремя состояниями

Задания

Провести моделирование схемы на рисунке 2.1. Изучить все возможные состояния и зафиксировать показания мультиметра. Проанализировать полученные результаты.

⇐ Предыдущая 1 234 5 6 7 8 Следующая ⇒