Параметры елементов компютера.

Стр 1 из 4Следующая ⇒

Параметры елементов компютера.

Нету

Базовый елемент транзисторно - транзисторной логики.

Схема простейшего ТТЛ-элемента, реализующего операцию И-НЕ, по-

казана на рис. 29.1. Основная особенность схем ТТЛ заключается в том, что

во входной цепи используется многоэмиттерный транзистор. Он осуществля-

ет операцию И. Эмиттеры расположены таким образом, что прямое взаимо-

действие между ними исключается. Благодаря этому эмиттерные переходы

можно рассматривать как параллельно включенные диоды. Число эмиттеров

определяет число входов элемента. Инвертор реализован на транзисторе VT2.

Таким образом, схема реализует операцию И-НЕ. Транзисторы VT1 и VT2

представляют собой однотипные n–p–n-транзисторы, поэтому их можно из-

готовить в едином технологическом цикле.

1. Основная особенность схем ТТЛ заключается в том, что во входной

цепи используется многоэмиттерный транзистор, осуществляющий опера-

цию И. Число эмиттеров определяет число входов элемента.

2. Общая закономерность построения элементов КМОП-логики за-

ключается в том, что параллельное соединение транзисторов с каналами p-

типа сопровождается последовательным соединением транзисторов с кана-

лами n-типа, и наоборот.

3. КМОП-технологии являются доминирующими при производстве

цифровых интегральных схем и практически вытеснили логику на основе

биполярных транзисторов. КМОП-логика используется в цифровых инте-

гральных схемах как малой и средней, так и большой степени интеграции.

Это обусловлено тем, что КМОП-элементы потребляют значительно мень-

шую мощность, чем логические элементы на основе биполярных транзисто-

ров как в статическом, так и в динамическом режимах. Кроме того, МОП-

транзисторы занимают на кристалле значительно меньшую площадь, чем би-

полярные. Современные технологии производства СБИС позволяют созда-

вать МОП-транзисторы с длиной канала менее 0.05 мкм. Уменьшение гео-

метрических размеров, а также малое потребление мощности дают возмож-

ность изготавливать СБИС, которые содержат десятки миллионов МОП-

транзисторов на кристалле.

4. Основными параметрами логических элементов являются:

- напряжение источника питания;

- уровни напряжений, соответствующие логическим нулю и единице;

- помехоустойчивость;

- потребляемая мощность;

- нагрузочная способность;

- быстродействие;

- энергия переключения.

Понятие высокоимпедансного состояния

Высокоимпедансное состояние или Z-состояние — такое состояние контакта логической схемы, при котором сопротивление между этим контактом и остальной схемой очень велико. Физически реализуется закрытым транзистором, работающим в ключевом режиме.

Вывод, переведённый в Z-состояние, ведёт себя как не подключенный к схеме. Внешние устройства, подключенные к этому выводу, могут изменять напряжение на нём по своему усмотрению (в некоторых рамках), не влияя на работу схемы. И наоборот — схема не мешает внешним устройствам менять напряжение на контакте.

Базовые логические елементы КМОПТЛ

Конспект

Асинхронный RS триггер

RS-триггер ^[10][11], или SR-триггер — простейший триггер, состоящий из двух логических элементов 2ИЛИ-НЕ или 2И-НЕ c обратными связями образующими кольцо. Сохраняет своё предыдущее состояние при нулях на входах и меняет своё выходное состояние после: подачи на один из его входов одной единицы, двух единиц и одновременной подачи двух нулей после двух единиц. На схемах, для подведения линий управления с одной стороны, половину кольца переворачивают и рисуют RS-триггер в виде восьмёрки.

Синхронный RS триггер

RS-триггеры могут быть асинхронными и синхронными, синхронизируемые уровнем либо фронтом синхросигнала.

Триггеры синхронизируемые уровнем могут изменять свое состояние в течение длительности синхроимпульса при поступлении соответствующих управляющих сигналов X (т. е. могут переключаться несколько раз за время действия одного синхроимпульса). В течение паузы между синхроимпульсами состояние такого триггера сохраняется при любых изменениях управляющих сигналов.

Триггеры синхронизируемые фронтом изменяют состяние при поступлении на синхронизирующий вход соответствующего фронта (положительного или отрицательного синхроимпульса), а при последующем действии уровня синхроимпульса это состояние сохраняется при любом изменении управляющих сигналов X. За время действия первого синхроимпульса триггер синхронизируемый фронтом может переключаться только один раз.

Синхронный RS-триггер синхронизируемый уровнем

Синхронный RS-триггер синхронизируемый фронтом

Синхронный RS-триггер на " И-НЕ"; " ИЛИ-НЕ"

8.Асинхронне D и DV триггеры

конспект

Синхронный D триггер

D-триггер (от английского DELAY) называют информационным триггером, также триггером задержки. D - триггер бывает только синхронным. Он может управляться (переключаться) как уровнем тактирующего импульса, так и его фронтом. Для триггера типа D, состояние в интервале времени между сигналом на входной линии и следующим состоянием триггера формируется проще, чем для любого другого типа.

D-триггер имеет как минимум две входные линии: одна - для подачи синхроимпульсов; другая- информационных сигналов. Схемное обозначение D - триггера приведено на рис.

Асинхронный JK триггер

JK-триггер ^[19][20] работает так же как RS-триггер, с одним лишь исключением: при подаче логической единицы на оба входа J и K состояние выхода триггера изменяется на противоположное. Вход J (от англ. Jump — прыжок) аналогичен входу S у RS-триггера. Вход K (от англ. Kill — убить) аналогичен входу R у RS-триггера. При подаче единицы на вход J и нуля на вход K выходное состояние триггера становится равным логической единице. А при подаче единицы на вход K и нуля на вход J выходное состояние триггера становится равным логическому нулю. JK-триггер в отличие от RS-триггера не имеет запрещённых состояний на основных входах, однако это никак не помогает при нарушении правил разработки логических схем. На практике применяются только синхронные JK-триггеры, то есть состояния основных входов J и K учитываются только в момент тактирования, например по положительному фронту импульса на входе синхронизации.

На базе JK-триггера возможно построить D-триггер или Т-триггер. Как можно видеть в таблице истинности JK-триггера, он переходит в инверсное состояние каждый раз при одновременной подаче на входы J и K логической 1. Это свойство позволяет создать на базе JK-триггера Т-триггер, объединив входы J и К ^[21].

Алгоритм функционирования JK-триггера можно представить формулой

Условное графическое обозначение JK-триггера со статическим входом С

JK-триггер с дополнительными асинхронными инверсными входами S и R

Синхронный JK триггер

Синхронный JK-триггер

Схема JK-триггера позволяет запоминать состояние логической схемы, но так как при изменении входных сигналов может возникать переходный процесс (в цифровых схемах этот процесс называется " опасные гонки" ), то запоминать состояния логической схемы нужно только в определённые моменты времени, когда все переходные процессы закончены, и сигнал на выходе комбинационной схемы соответствует выполняемой ею функции. Это означает, что большинство цифровых схем требуют сигнала синхронизации (тактового сигнала). Все переходные процессы в комбинационной логической схеме должны закончиться за время периода синхросигнала, подаваемого на входы триггеров. Триггеры, запоминающие входные сигналы только в момент времени, определяемый сигналом синхронизации, называются синхронными. Принципиальная схема синхронного JK триггера приведена на рисунке

T триггер

T триггер — это счетный триггер. У T триггера имеется только один вход. После поступления на этот вход импульса, состояние T триггера меняется на прямо противоположное. Счётным он называется потому, что он как бы подсчитывает количество импульсов, поступивших на его вход. Жаль только, что считать этот триггер умеет только до одного. При поступлении второго импульса T триггер снова сбрасывается в исходное состояние.

T триггеры строятся только на базе двухступенчатых триггеров, подобных рассмотренному ранее D триггеру. Использование двух триггеров позволяет избежать неопределенного состояния схемы при разрешающем потенциале на входе синхронизации " C", так как счетные триггеры строятся при помощи схем с обратной связью

T триггер можно синтезировать из любого двухступенчатого триггера. Рассмотрим пример синтеза T триггера из динамического D триггера. Для того чтобы превратить D триггер в счётный, необходимо ввести цепь обратной связи с инверсного выхода этого триггера на вход, как показано на рисунке

Т-триггеры используются при построении схем различных счётчиков, поэтому в составе БИС различного назначения обычно есть готовые модули этих триггеров. Условно-графическое обозначение T триггера приведено на рисунке

Дешифраторы

Дешифратор (декодер) - устройство, преобразующее двоичный код в позиционный (или иной). Другими словами, дешифратор осуществляет обратный перевод двоичных чисел. Опять посмотрим на первую табличку. Единице в каком-либо разряде позиционного кода соответствует комбинация нулей и единиц в двоичном коде, а отсюда следует, что для преобразования необходимо иметь не только прямые значения переменных, но еще и инверсии. Посмотрим на схемку:

Шифраторы

Шифратор (кодер) - это устройство, представляющее собой преобразователь позиционного кода в двоичный. В позиционном коде число определяется позицией единиц в серии нулей, или позицией нуля в серии единиц.

Мультиплексоры

Mультиплексор — устройство, имеющее несколько сигнальных входов, один или более управляющих входов и один выход. Мультиплексор позволяет передать сигнал с одного из входов на выход; при этом выбор желаемого входа осуществляется подачей соответствующей комбинации управляющих сигналов.

Аналоговые^[1] и цифровые^[1][2][3] мультиплексоры значительно различаются по принципу работы. Первые электрически соединяют выбранный вход с выходом (при этом сопротивление между ними невелико — порядка единиц/десятков ом). Вторые же не образуют прямого электрического соединения между выбранным входом и выходом, а лишь «копируют» на выход логический уровень ('0' или '1') с выбранного входа. Аналоговые мультиплексоры иногда называют ключами ^[4] или коммутаторами^[1].

Устройство, противоположное мультиплексору по своей функции, называется демультиплексором. В случае применения аналоговых мультиплексоров (с применением ключей на полевых транзисторах) не существует различия между мультиплексором и демультиплексором и такие устройства могут называться коммутаторами

Обобщённая схема мультиплексора.

Поллусуматор

Полусумматор — логическая схема, имеющая два входа и два выхода (двухразрядный сумматор, бинарный сумматор). Полусумматор используется для построения двоичных сумматоров. Полусумматор позволяет вычислять сумму A+B, где A и B — это разряды двоичного числа, при этом результатом будут два бита S, C, где S — это бит суммы по модулю, а C — бит переноса. Однако, как можно заметить, для построения схемы двоичного сумматора (трёхразрядный сумматор, тринарный сумматор) необходимо иметь элемент, который суммирует три бита A, B и C, где C — бит переноса из предыдущего разряда, таким элементом является полный двоичный сумматор, который как правило состоит из двух полусумматоров и логического элемента 2ИЛИ.

Двоичный полусумматор

Двоичный полусумматор

Представляет собой объединение двух бинарных (двухоперандных) двоичных логических функций: сумма по модулю два - S и разряд переноса при двоичном сложении - C.

Троичный полусумматор представляет собой объединение двух троичных бинарных логических функций - «сложение по модулю 3» и «разряд переноса при троичном сложении». Так как существуют две троичных системы счисления - несимметричная, в которой в разряде переноса не бывает значения больше " 1" и симметричная (Фибоначчи), в которой в разряде переноса возможны все три состояния трита, и, как минимум, три физических реализации троичных систем - трёхуровневая однопроводная, двухуровневая двухпроводная (BCT) и двухуровневая трёхбитная одноединичная, то и троичных полусумматоров может быть большое множество.

Троичный трёхуровневый полусумматор описан в ^[1].

Троичный двухбитный двухпроводный бинарный (двухоперандный) одноразрядный (BCT) полусумматор, работающий в несимметричной троичной системе счисления, названный двухразрядным сумматором, приведён в ^[2] в разделе BCT Addition в подразделе (f) Circuit diagram и в ^[3] на рис.3.

На рисунке справа приведена схема троичного несимметричного полусумматора в трёхбитной одноединичной системе троичных логических элементов

Полный сумматор

полные сумматоры — тринарные (трёхоперандные) сумматоры по модулю с разрядом переноса, характеризующиеся наличием трёх входов, на которые подаются одноимённые разряды двух складываемых чисел и перенос из предыдущего (более младшего) разряда, и двумя выходами: на одном реализуется арифметическая сумма по модулю в данном разряде, а на другом — перенос в следующий (более старший разряд). Такие сумматоры изначально ориентированы только на показательныепозиционные системы счисления

Реверсивные регистры сдвига

Регистром сдвига называют цифровую схему, состоящую из последовательно включенных триггеров, содержимое которых можно сдвигать на один разряд влево или вправо подачей тактовых импульсов. Регистры сдвига широко применяются в цифровой вычислительной технике для преобразования последовательного кода в параллельный или параллельного в последовательный, а также при построении арифметическо-логических устройств. Составляется регистр сдвига из соединенных последовательно триггеров, в которые записываются разряды обрабатываемого кода. При наличии разрешающих сигналов импульс, приходящий на тактовый вход регистра, вызывает перемещение записанной информации на один разряд влево или вправо. На рис. 1 приведена структурная схема регистра сдвига на синхронных JK-триггерах.

Если сигнал на входе направления сдвига N=1, то потенциал на входе «Di» триггера определяется выходом Q триггера, стоящего слева от него. Если N=0, то – выходом триггера, стоящего справа.

Кольцевой счетчик

Кольцевой счетчик представляет собой замкнутый в кольцо цепью ОС сдвигающий регистр, характерной особенностью которого является то, что только один из его триггеров может находиться в состоянии “1”, а остальные - в состоянии “0”. Схема такого счетчика представлена на рис.3.55. Здесь счетные импульсы подаются на синхронизирующий вход и выполняют роль продвигающего импульса.

Перед началом работы все триггеры, кроме Т_n, устанавливаются в нулевое состояние, а Т_n - в единичное, что достигается путем подачи импульса установки исходного состояния. В том случае, когда n > 10, целесообразно вместо одного n-разрядного делителя использовать несколько делителей с меньшей разрядностью. При этом произведение их коэффициентов деления должно равняться требуемому коэффициенту деления. Применяется последовательное и параллельное соединение делителей (рис.3.56а, б). При последовательном соединении делителей (рис.3.56а) минимальное количество элементов достигается тогда, когда коэффициенты деления делителей равны между собой или мало отличаются друг от друга. При последовательном соединении счетчиков уменьшается быстродействие делителя.

Счетчик Джонсона

Счетчик Джонсона можно получить на основе кольцевого регистра, если одну из связей между триггерами сделать перекрестной, т.е. вход одного из триггеров соединить с инверсным выходом предыдущего триггера.

После установки всех триггеров в нулевое состояние за счет перекрестных связей с последнего триггера на входе первого триггера окажется логическая 1, которая будет с каждым тактовым импульсом передаваться на следующий триггер до заполнения всех разрядов. За счет обратной связи в следующем цикле в первый триггер запишется нуль. Пойдет процесс записи нулей по аналогии с записью единиц в предыдущем цикле.

Достоинством счетчика Джонсона является то, что для дешифрации одного из его состояний требуется двухвходовая схема И, т.к. значение двух рядом стоящих разрядов (триггеров) может быть 01 или 10 в течении одного цикла только один раз. Вторым немаловажным достоинством счетчика Джонсона является то, что при смене его состояний только в одном триггере происходят изменения. Поэтому не появляются промежуточные состояния в процессе смены состояний счетчика Джонсона.

Недостаток – повторение возникшей ошибки в результате сбоев. Она устраняется введением корректирующей логической цепи, следящей за состоянием триггеров.

Параметры елементов компютера.

Нету

12 3 4 Следующая ⇒