Универсального логического элемента

⇐ ПредыдущаяСтр 6 из 11Следующая ⇒

Дешифратор кроме своего основного функционального назначения - преобразователя двоичного кода в унитарный, может быть использован для реализации логических функций.

Поясним сказанное на следующем примере. Пусть требуется получить некоторую логическую функцию:

(3)

Каждое из слагаемых выражения (3) представляет собой минтерм заданной логической функции 3-х двоичных переменных. В то же время трехбуквенные минтермы реализуются на выходах дешифратора «3-8» (см. рис.2, а). Следовательно, реализация функции (3) сводится к объединению соответствующих выходов дешифратора, как это показано на рис.6.

Аналогичным образом на базе дешифратора «3-8» может быть реализована любая иная логическая функция трех аргументов. Для реализации произвольного вида логических функций четырех аргументов требуется дешифратор «4-16» и т.д. По этой причине дешифратор может рассматриваться как универсальный логический элемент.

2. Задание на лабораторную работу

2.1. Используя ЛЭ, расположенные на стенде, спроектировать схему и исследовать работу (снять таблицу истинности) линейного дешифратора:

1-я бригада - «2 в 4»; выходы прямые;

2-я бригада - «2 в 4»; выходы инверсные;

3-я, 4-я и 5-я бригады - «2 в 4»; выходы прямые; предусмотреть стробирующий вход.

2.2. Используя ЛЭ, расположенные на стенде, спроектировать и исследовать работу линейного неполного дешифратора:

1-я бригада - с 7-ю прямыми выходами;

2-я бригада - с 6-ю прямыми выходами;

3-я, 4-я и 5-я бригады - с 5-ю прямыми выходами.

2.3. Исследовать работу ИС дешифратора К530 ИД 14.

2.4. Используя ИС К530 ИД 14, спроектировать схему и исследовать работу дешифратора с 8-ю инверсными выходами.

2.5. На базе дешифратора (п. 2.4) реализовать логическую функцию:

1-я бригада - функция равнозначности (эквивалентности) 3-х аргументов;

2-я бригада - функция нечетности числа единиц 3-разрядного двоичного слова;

3-я бригада - функция нечетности числа нулей 3-разрядного двоичного слова;

4-я бригада - функция четности числа единиц 3-разрядного двоичного слова;

5-я бригада - функция голосования «2 из 3».

3. Содержание отчета по лабораторной работе

Для каждого пункта задания, соответствующего вашему варианту привести:

3.1. Схему.

3.2. Аналитические выражения реализуемых функций.

3.3. Таблицу истинности (функционирования).

4. Контрольные вопросы

1. Дайте определение дешифратора.

2. Что понимают под унитарным кодом?

3. Чем отличается полный дешифратор от неполного?

4. Спроектируйте дешифратор «4-16» по

4.1. линейной схеме;

4.2. пирамидальной схеме.

Какая схемная реализация является более оптимальной с точки зрения:

а) аппаратурных затрат; б) быстродействия?

5. Оцените потребное количество и типы ЛЭ и ИС, необходимых для построения дешифраторов а)«6-64», б)«8-256» по линейной и пирамидальной схемам.

6. Реализовать на базе дешифратора «4-16» с прямыми выходами логическую функцию:

6.1. равнозначность 4-х аргументов;

6.2. четность 4-х разрядного двоичного слова (четность числа единиц в двоичном слове);

6.3. нечетность 4-х разрядного двоичного слова;

6.4.

7. Каково назначение стробирующего входа (входа «Разрешение») в ИС дешифраторов?

8. Используя ИС К530 ИД 14 спроектируйте дешифратор с 16-ю инверсными выходами.

9. Спроектируйте дешифратор «3 в 8» в базисе ЛЭ «ИЛИ-НЕ».

Лабораторная работа 4

Двоичные сумматоры

Цель работы: изучение правил выполнения арифметических действий над двоичными числами и исследование принципов построения двоичных сумматоров и вычитателей.

1. Теоретические основы лабораторной работы

Правила выполнения арифметических операций

Арифметические действия (операции) относятся к числу наиболее распространенных операций, выполняемых цифровыми устройствами (ЦУ).

Правила выполнения арифметических операций над двоичными числами аналогичны соответствующим правилам десятичной арифметики и сведены в табл.1.

Таблица 1

Правила и примеры выполнения арифметических операций

над двоичными числами.

Двоичное сложение

Слагаемые к-го разряда	Сумма к-го разряда	Перенос в к+1-й разряд		Пример
0 + 0 = 0			1100 – перенос
0 + 1 = 1		+	1101 – 1-е слагаемое
1 + 0 = 1		1100 – 2-е слагаемое
1 + 1 = 0			11001 – сумма

Двоичное вычитание

Уменьшаемое к-го разряда	Вычитаемое к-го разряда	Разность к-го разряда	Заем из в к+1-й разряда	Пример
0 - 0 = 0			010 – заем
0 - 1 = 1		–	1101 – уменьшаемое
1 - 0 = 1		1010 – вычитаемое
1 - 1 = 0			0011 – разность

Двоичное умножение

Множимое к-го разряда	Множитель к-го разряда	Произведение к-го разряда		Пример
0 х 0 = 0	х	1010 – множимое 101 – множитель
0 х 1 = 0 1 х 0 = 0 1 х 1 = 1	+ +
			110010 – произведение

Двоичное деление

Делимое Делитель Частное Пример

к-го разряда к-го разряда к-го разряда

0: 0 =?

0: 1 = 0

1: 0 =?

1: 1 = 1

Для выполнения арифметических операций над двоичными числами со знаком вводят дополнительный (знаковый) разряд, который указывает, является ли число положительным или отрицательным. Если число положительное, в знаковый разряд проставляется символ 0, если же число – отрицательное, то в знаковый разряд проставляется символ 1. Например, число (+ 5) с учетом знакового разряда (отделяется точкой) запишется как 0.101, а число (-3) – как 1.011.

При сложении чисел с одинаковыми знаками числа складываются и сумме присваивается код знака слагаемых, например

Несколько усложняется операция сложения чисел с разными знаками (алгебраическое сложение), что равносильно вычитанию чисел. В этом случае необходимо определить большее по модулю число, произвести вычитание и присвоить разности знак большего (по модулю) числа.

Для упрощения выполнения этой операции слагаемые представляются в обратном или дополнительном кодах поскольку известно, что операция вычитания (алгебраического сложения) сводится к операции простого арифметического сложения двоичных чисел, представленных в обратном или дополнительном кодах. Положительные числа в прямом, обратном и дополнительном кодах имеют один и тот же вид, а отрицательные – различный.

Чтобы представить отрицательное двоичное число в обратном коде, надо поставить в знаковый разряд 1, а во всех остальных разрядах прямого кода заменить единицы нулями, а нули – единицами, т.е. проинвертировать число.

При записи отрицательного двоичного числа в дополнительном коде, надо поставить 1 в знаковый разряд, а остальные разряды получить из обратного кода числа, прибавлением 1 к младшему разряду.

Приведем примеры записи двоичных чисел со знаками в прямом, обратном и дополнительном кодах.

Число Прямой код Обратный код Дополнительный код

+6 0.110 0.110 0.110

-5 1.101 1.010 1.011

-11 1.1011 1.0100 1.0101

Поясним процедуру вычитания чисел 5 и 3, и 3 и 5. Последовательность и взаимосвязь операций представлена в табл. 2.

Таблица 2

Из приведенных примеров следует, что при использовании обратного кода в устройстве, обеспечивающем суммирование многоразрядных двоичных чисел – двоичном сумматоре, необходимо предусмотреть цепь циклического переноса. В случае использования дополнительного кода эта цепь отсутствует.

Из приведенного выше можно сделать следующее заключение. В ЦУ (в компьютере, в частности) нет надобности использовать два специализированных вычислительных устройства, одно из которых – двоичный сумматор, а другое – двоичный вычитатель. Оказывается, что применение простого математического «трюка» (представление двоичных чисел в обратном или дополнительном коде) позволяет приспособить двоичный сумматор для выполнения, как операций сложения двоичных чисел, так и операций их вычитания.

Более того, с помощью двоичного сумматора можно обеспечить также выполнение и операций умножения и деления двоичных чисел (т.е. всех четырех арифметических действий), поскольку умножение представляет собой последовательное сложение, а деление – последовательное вычитание. Примеры выполнения этих операций приведены в табл. 3.

Таблица 3

Двоичные сумматоры

Суммирование многоразрядных двоичных чисел А=a_na_n_-1…a₀ и B=b_nb_n_-1…b₀ производится путем их поразрядного сложения с переносом между разрядами. Поэтому основным узлом многоразрядных сумматоров является комбинационный одноразрядный сумматор, который выполняет арифметическое сложение трех одноразрядных чисел (цифр): цифры данного разряда первого слагаемого (a_i), цифры данного разряда второго слагаемого (b_i) и цифры (1 или 0) переноса из соседнего младшего разряда (p_i). В результате сложения для каждого разряда получаются две цифры – сумма для этого разряда (S_i) и перенос в следующий старший разряд (p_i₊₁).

Условное графическое изображение одноразрядного сумматора и его таблица истинности (функционирования) приведены на рис. 1.

a_i

b_i

p_i

S_i

р_i+1

а)

б)

Рис. 1. Условное обозначение (а) и таблица

истинности (б) одноразрядного сумматора

Для синтеза схемы одноразрядного сумматора запишем выражения для S_i и p_i₊₁ (выходов сумматора):

(1)

(2)

Схема одноразрядного сумматора, построенная в соответствии с выражениями (1) и (2) приведена на рис. 2.

Многоразрядный параллельный сумматор может быть составлен из одноразрядных сумматоров, число которых равно числу разрядов слагаемых, путем соединения выхода, на котором формируется сигнал переноса данного разряда, с входом для сигнала переноса соседнего старшего разряда. Такой способ организации переноса называется последовательным. Пример построения 3-разрядного параллельного сумматора демонстрирует рис. 3. В сумматорах этого типа перенос распространяется последовательно от разряда к разряду по мере образования суммы в каждом разряде. При наиболее неблагоприятных условиях переноса, например, при сложении чисел 11…11 и 00…01 будет иметь место «пробег» единицы переноса через весь сумматор от самого младшего к самому старшему разряду. Поэтому в наихудшем случае время распространения переноса

Т_{зд.р.пер.}=n× t_{зд.р.пер.},

где t_{зд.р.пер.} – время задержки распространения переноса в одном разряде;

n – число разрядов сумматора. Данный тип сумматора наиболее прост с точки зрения схемы цепей распространения переноса, но имеет сравнительно низкое быстродействие.

Более высоким быстродействием обладают сумматоры с параллельным переносом, в которых сигналы переноса формируются во всех разрядах одновременно. Этой цели служат специальные схемы ускоренного переноса.

Двоичные вычитатели

В п.1.1 была показана возможность замены операции вычитания двоичных чисел операцией их сложения. Для этого уменьшаемое и вычитаемое представляются в обратном или дополнительном кодах.

Рассмотрим примеры применения двоичного сумматора для выполнения операции вычитания. На рис. 4, а приведена схема 3-разрядного двоичного вычитателя, в которой вычитаемое представлено в обратном коде. Она отличается от схемы двоичного параллельного сумматора (рис. 3.) включением 3-х инверторов, обеспечивающих преобразование двоичного числа B=b₂b₁b₀ (вычитаемого) в обратный код и цепью дополнительного (циклического) переноса с выхода переноса 3-го (старшего) разряда на вход переноса 1-го (младшего) разряда.

На рис. 4, б изображена схема 3-разрядного вычитателя, в которой вычитаемое (B) представлено в дополнительном коде. Последнее достигается подачей (прибавлением) “1” к младшему разряду обратного кода вычитаемого. Необходимость в цепи циклического переноса при этом отпадает.

1.4 Двоичные сумматоры - вычитатели

Теперь, когда мы знаем, что двоичные сумматоры можно использовать как для сложения, так и для вычитания, спроектируем схему универсального устройства – сумматора - вычитателя, положив в ее основу схему вычитателя (рис. 4, б). Чтобы эта схема работала как 3-разрядный сумматор, достаточно временно (условно) исключить из нее 3 инвертора и на вход переноса младшего разряда подать “0”. В преобразованном виде эта схема (рис. 5) вместо инверторов содержит три логических элемента М2 (сумма по модулю 2). При подаче 0 на вход V логического элемента М2 информационные биты каждого разряда двоичного числа b₂b₁b₀ проходят через этот элемент без инверсии. Таким образом, при установке 0 на управляющем входе схема складывает двоичные числа a₂a₁a₀ и b₂b₁b₀. Результат появляется на выходных индикаторах. Кроме того, логический 0 на управляющем входе V поступает на вход переноса младшего разряда двоичного сумматора.

Чтобы схема работала как 3-разрядный вычитатель, на управляющем входе V нужно установить уровень логической 1. В этом случае логический элемент М2 действует как инвертор сигналов на входах B одноразрядных сумматоров. Кроме того, логическая 1 на управляющем входе поступает на вход переноса младшего разряда двоичного сумматора.

2. Задание на лабораторную работу

2.1. Используя ЛЭ, расположенные на лабораторном стенде, спроектировать схему и исследовать работу (снять таблицу функционирования) одноразрядного сумматора.

2.2. Исследовать работу (снять таблицу функционирования) ИС 2-разрядного сумматора К155ИМ2.

2.3. На базе ИС К155ИМ2 спроектировать схему 4-разрядного двоичного сумматора – вычитателя и выполнить следующие арифметические операции А+В и С-D (значения А, В, С, D, соответствующие вашему варианту, приведены в табл.).

№ бригады
А
В
С
D

3. Содержание отчета

Для каждого спроектированного и исследованного в соответствии с заданием устройства должны быть приведены таблицы функционирования и логические выражения реализуемых ими функций и схема устройства.

4. Контрольные вопросы

1. Представьте операнды (слагаемые – при сложении; уменьшаемое и вычитаемое – при вычитании) в двоичном обратном коде и выполните следующие операции:

а) (+7) б) (+8) в) (+3) г) (+13)

(+1) (-5) (+8) (+10)

2. Представьте операнды в двоичном дополнительном коде и выполните те же операции, что и в пункте 1.

3. Дайте определение одноразрядного сумматора и спроектируйте его схему в ОФПН логических элементов. Сравните потребные для этого аппаратурные затраты (количество ИС) с затратами, необходимыми для схемы, приведенной на рис. 2.

4. Укажите достоинства и недостатки двоичных сумматоров с последовательным переносом.

5. На базе ИС К155ИМ2 спроектируйте схему 8-разрядного сумматора - вычитателя.

Лабораторная работа 5

Цифровые компараторы

Цель работы: изучение правил выполнения операции сравнения двоичных чисел и исследование принципов построения цифровых компараторов.

1. Теоретические основы лабораторной работы

Компаратором (устройством сравнения) называют функциональный узел, обеспечивающий сравнение двух чисел А и В. Если А и В – n-разрядные двоичные числа, то компаратор именуют цифровым.

Простейшие компараторы формируют на выходе однобитовый сигнал равенства, или неравенства сравниваемых чисел А и В. Эти отношения используются как логические условия в микропрограммах, в устройствах контроля и диагностики ЭВМ, в устройствах автоматики компараторы используются для сигнализации о выходе величин за установленные пределы и т.д.

Компараторы строятся на основе поразрядных операций над одноименными разрядами обоих слов. Слова равны, если попарно равны все одноименные их разряды. Признак (условие) равенства i-х разрядов сравниваемых слов А и В:

(1)

Условие неравенства i-x разрядов:

(2)

Схемная реализация приведенных условий изображена на рис. 1, а.

Схема n-разрядного компаратора на равенство показана на рис.1, б.

Более сложные компараторы выявляют не только факт равенства двух n-разрядных чисел, но и сравнивают числа по значению. Такие компараторы имеют три выхода: “A> B”, “A=B”, “A< B”, и в зависимости от соотношения величин А и В активный уровень (- уровень логической 1) появляется на одном из этих выходов.

Построить такой компаратор можно на базе двоичного сумматора, выполнив на нем операцию вычитания А-В и проанализировав полученный результат. Для этого на сумматор нужно число В подать в дополнительном коде (см. лабораторную работу №4 “Двоичные сумматоры”). Тогда выходной перенос сумматора (р₁) будет равен 0 лишь в том случае, когда А строго меньше В. Равенство разности 0 является признаком того, что А=В. Единица переноса при нулевой сумме указывает на то, что А строго больше В. Сказанное иллюстрируют следующие примеры:

Примечание. Вычитание из числа А числа В=12₁₀=1100₂ заменено прибавлением к А дополнительного кода числа В, равного 0100₂.

Правила справедливы, если числа А и В рассматриваются как положительные величины, без знака. Если же их старшие разряды трактуются как знаки, то правила будут несколько иные. Их легко вывести самостоятельно, если есть навыки обращения с обратными и дополнительными кодами.

Схема, реализующая описанный алгоритм, изображена на рис. 2.

Примером компаратора двоично-кодированных чисел может служить ИС 4-разрядного компаратора К555СП1 (рис. 3). Компаратор имеет 11 входов. Четыре пары входов а_i b_i (i=0, 1, 2, 3) используются для подачи на них соответствующих разрядов сравниваемых чисел, входы A< B, A=B, A> B позволяют каскадировать несколько ИС компараторов для увеличения разрядности сравниваемых чисел. Компаратор имеет три выхода результатов сравнения: A> B, A=B и A< B. При каскадировании выходы A> B, A=B и A< B схемы, сравнивающей младшие разряды, следует присоединить к одноименным входам последующего каскада. Этим способом с помощью двух компараторов СП1 можно сравнивать два восьмиразрядных слова. Нетрудно подсчитать необходимое число каскадов для любой большей

длины сравниваемых слов.

Все возможные комбинации поразрядных соотношений входных кодов, а также уровней на входах каскадирования сведены в таблицу, где показаны соответствующие результирующие уровни на выходах A> B, A=B и A< B (табл. 1).

Таблица 1

	Входы сравнения данных	Входы наращивания каскадов	Выходы
	a₃, b₃	a₂, b₂	a₁, b₁	а₀, b₀	I(A> B)	I(A< B)	I(A=B)	A> B	A< B	A=B
1.	a₃> b₃	x	х	x	x	x	x	B	H	H
2.	a₃< b₃	х	х	x	x	x	x	H	B	H
3.	a₃=b₃	a₂> b₂	х	x	x	x	x	B	H	H
4.	a₃=b₃	a₂< b₂	х	x	x	x	x	H	B	H
5.	a₃=b₃	a₂=b₂	a₁> b₁	x	x	x	x	B	H	H
6.	a₃=b₃	a₂=b₂	a₁< b₁	x	x	x	x	H	B	H
7.	a₃=b₃	a₂=b₂	a₁=b₁	a₀> b₀	x	x	x	B	H	H
8.	a₃=b₃	a₂=b₂	a₁=b₁	a₀< b₀	x	x	x	H	B	H
9.	a₃=b₃	a₂=b₂	a₁=b₁	a₀=b₀	H	H	B	H	H	B

2. Задание на лабораторную работу

2.1. На базе 2-х входовых ЛЭ “М2” (К155ЛП5) спроектировать схему и исследовать работу n-разрядного компаратора на равенство, (n=2 для 1-й и 2-й бригад; n=3 для 3-й, 4-й и 5-й бригад).

Порядок выполнения пункта 2.1 задания. При фиксированном значении одного из сравниваемых чисел, например А, равном номеру вашей бригады, установить значение второго числа (В) равным, большим и меньшим А на единицу. Результаты сравнения свести в таблицу.

2.2. На базе 4-х разрядного двоичного сумматора спроектировать и исследовать работу компаратора с тремя выходами: A=B, A> B и A< B.

Порядок выполнения пункта 2.2 задания. Четырехразрядный двоичный сумматор построить из двухразрядных сумматоров К155ИМ2.

При фиксированном значении одного из сравниваемых чисел, например А, равном номеру вашей бригады плюс 3, установить значение второго числа (В) равным, большим и меньшим А на 2. Результаты сравнения свести в таблицу.

2.3. Исследовать работу ИС 4-х разрядного компаратора К555СП1.

Порядок выполнения пункта 2.3 задания аналогичен порядку выполнения п. 2.2. Кроме того, для фиксации равенства А=В на входы наращивания (A> B) и (A< B) следует подать напряжение низкого уровня, а на вход I(А=В) – напряжение высокого уровня (см. строку 9 табл. 1).

3. Контрольные вопросы

1. Приведите определение цифрового компаратора и перечислите его возможные применения.

2. Запишите условия равенства (неравенства) одноименных разрядов сравниваемых чисел А и В.

3. Докажите справедливость выражений (1) и (2).

4. Используя 2-х входовые ЛЭ “М2”, спроектируйте схему n-разрядного цифрового компаратора на равенство (неравенство). Определите потребное для этого число ЛЭ “М2”, других ЛЭ, если n=2, 3, 4, 5.

5. Чему равно значение выхода схемы (рис. 1, б) при а) А=В, б)А< B и в)A> B?

6. Выполните требования п. 2.1 задания на лабораторную работу, если в вашем распоряжении имеются 2-х входовые ЛЭ “М2” с инверсными выходами.

7. Используя ИС К555СП1 спроектируйте схему 8-ми разрядного цифрового компаратора.

Лабораторная работа 6

Устройства контроля работоспособности ЦУ

Цель работы: изучение принципов организации контроля работоспособности ЭВМ и других ЦУ и исследование простейших устройств контроля.

1. Теоретические основы лабораторной работы

Сложность ЭВМ и других ЦУ обуславливает необходимость организации и проведения контроля их работоспособности. Нарушения нормальной работы ЦУ в независимости от причин их возникновения приводят к появлению ошибок (искажение одного или нескольких разрядов результата) в работе ЦУ. Поэтому ЦУ, как правило, дополняют устройствами автоматического контроля работоспособности (исправности), простейшие из которых способны обнаружить появление ошибок и могут приостановить в этих случаях процесс дальнейшей обработки с тем, чтобы исключить распространение (размножение) ошибок. В отдельных случаях устройства контроля наделены возможностями автоматически исправлять выявленные ошибки (коррекция ошибок) или же обеспечивают безошибочную работу в независимости от того, имеются в ЦУ неисправности (причины ошибок) или их в ЦУ нет (маскирование ошибок).

В основе функционирования ЦУ, дополненных устройствами контроля работоспособности, коррекции и маскирования ошибок лежит принцип избыточности, предполагающий использование той или иной избыточности: временной, информационной, аппаратурной, алгоритмической или их комбинаций.

⇐ Предыдущая 1 2 3 4 567 8 9 10 Следующая ⇒